CN102750981A - 半导体存储器的内部电源电压生成电路及生成方法 - Google Patents

半导体存储器的内部电源电压生成电路及生成方法 Download PDF

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Abstract

本发明涉及半导体存储器的内部电源电压生成电路和生成方法，其目的在于提供一种能缩短从以比保证存取的规定的最小循环短的地址周期的数据读出工作转移至以规定的最小循环的数据读出工作时的存取延迟的半导体存储器的内部电源电压生成电路以及内部电源电压生成方法。一边对外部电源电压进行升压，生成升压电压并将其作为内部电源电压经由输出线供给到半导体存储器，一边向一端连接于输出线的电容器的另一端施加基准低电位，并且向该输出线施加外部电源电压，由此对电容器进行充电，在内部电源电压比阈值电压低的情况下，通过向该电容器的另一端施加外部电源电压，从而使输出线上的内部电源电压上升。

Description

半导体存储器的内部电源电压生成电路及生成方法
技术领域
本发明涉及基于外部供给的电源电压来生成用于驱动半导体存储器的内部电源电压的半导体存储器的内部电源电压生成电路以及内部电源电压生成方法。
背景技术
作为半导体存储器的闪速存储器，采用将由可电气式进行数据的写入和擦除的EEPROM（Electrically Erasable Programmable Read Only Memory，电可擦可编程只读存储器）构成的存储单元呈矩阵状地配置的结构。各存储单元例如以具有浮置栅极（floating gate）FG和控制栅极（control gate）CG的叠层栅（stack gate）型晶体管构成（例如参照专利文献1的图25）。各存储单元通过对浮置栅极FG的电子注入或电子放出从而使阈值电压变化，由此进行数据的写入和读出。例如，向成为数据的读出对象的存储单元的控制栅极CG施加外部供给的电源电压（以下，称为外部电源电压），此时，根据电流是否流过来判定读出的数据对应于逻辑电平0和1的哪一个。
可是，在现有的闪速存储器中，与外部电源电压同样地将读出时的控制栅极电压设定为5伏，但是近年来，伴随着存储单元的微细化、存储器容量的增大，外部电源电压低电压化，例如3伏的外部电源电压正在普及。
因此，提出了在半导体芯片内将3伏的外部电源电压例如升压到5伏，将其作为内部电源电压向存储单元的控制栅极CG施加的半导体集成电路（例如参照专利文献1的图1）。在这样的半导体集成电路中，设置有：升压电路，对外部电源电压进行升压，生成升压电压；电平感测电路，生成表示该升压电压是否比基准值低的信号；以及内部电压产生电路，生成将升压电压降压后的电压来作为内部电源电压。升压电路具备电荷泵（charge pump）和振荡器（例如参照专利文献1的图2以及图3）。振荡器仅在由升压电路生成的升压电压比基准值低的情况下将进行振荡工作而获得的振荡信号向电荷泵供给。再有，在这样的升压电压比基准值高的情况下，振荡器停止振荡工作，向电荷泵供给规定的固定值。电荷泵仅在从振荡器供给振荡信号的情况下，将对应于该振荡信号的电荷按顺序转送至多个电容器的每一个，由此生成比外部电源电压高的升压电压。通过这样的结构，升压电路在自身生成的升压电压未到达基准电压的情况下使电荷泵工作，由此使该电压值上升，另一方面，如果升压电压超过了基准电压的话，就使电荷泵的工作停止，使该电压值下降。由此，升压电路生成对外部电源电压升压了期望的电压值的量的升压电压。
虽然根据上述的升压电路能生成比外部电源电压高的升压电压，但越提高该电压值，能供给的电流量就越降低。另一方面，在存储单元中，存取（数据读出或写入）时的地址周期越短，消耗电流越增加。因此，在使用升压电压作为存储器的电源电压的情况下，由于地址的变化周期越短就必须使升压电压值越低，所以规定了保证存取的最小的地址周期。
可是，在不需要保证存取的虚拟读（dummy read）中，为了缩短其读出时间，存在以比规定的最小地址周期短的地址周期进行数据的读出的情况。此时，在从虚拟读的状态转移至通常的数据读出工作稍后，有产生如下的工作不良的可能性。
即，当以比保证存取的规定的最小循环短的循环开始虚拟读时，如图1所示那样，在升压电路生成的升压电压Vbst伴随着地址的短周期化引起的消耗电流的增加，无法维持规定的电压值Va并缓缓地降低。之后，当在图1示出的时刻TQ从虚拟读工作切换成通常的数据读出工作即在规定的最小循环的数据读出工作时，在升压电路生成的升压电压Vbst伴随着地址的长周期化引起的消耗电流的降低而缓缓地上升，到达规定的电压值Va。
因此，即使在时刻TQ从虚拟读的状态切换成通常的数据读出工作，在其稍后，在升压电路生成的升压电压Vbst的电压值也没有到达正常进行数据的读出的规定的电压值Va。因此，在从虚拟读的状态切换成通常的数据读出工作稍后，在升压电压Vbst的电压值到达规定的电压值Va之前无法进行正常的数据读出，因此存在产生存取延迟的问题。
专利文献
专利文献1：日本特开平10-302492号公报。
发明内容
本发明的目的在于提供一种能缩短从以比保证存取的规定的最小循环短的地址周期数据读出工作转移至以规定的最小循环数据的读出工作时的存取延迟的半导体存储器的内部电源电压生成电路以及内部电源电压生成方法。
本发明的半导体存储器的内部电源电压生成电路，基于外部电源电压，生成对半导体存储器进行驱动的内部电源电压，其中，具有：第一升压部，将对所述外部电源电压进行升压后的升压电压作为所述内部电源电压经由输出线向所述半导体存储器供给；以及第二升压部，包含：电容器，一端连接于所述输出线；以及升压驱动控制电路，通过一边向所述电容器的另一端施加基准低电位一边向所述输出线施加所述外部电源电压，从而进行对所述电容器充电的充电工作，在所述内部电源电压比阈值电压低的情况下通过向所述电容器的另一端施加所述外部电源电压，从而使所述电容器的另一端的电位上升。
此外，本发明的半导体存储器的内部电源电压生成方法，基于外部电源电压，生成对半导体存储器进行驱动的内部电源电压，其中，对所述外部电源电压进行升压而生成升压电压，将其作为所述内部电源电压经由输出线供给到所述半导体存储器，并且，在所述内部电源电压比阈值电压低的情况下，根据地址数据的地址变化，对一端连接于所述输出线的电容器进行充电，之后向所述电容器的另一端施加规定的高电位，由此对所述输出线上的电压进行升压。
在本发明中，一边通过对外部电源电压进行升压，从而生成具有比该外部电源电压高的电压值的内部电源电压，将其经由输出线供给到半导体存储器，一边对一端连接于输出线的电容器进行充电，在内部电源电压比阈值电压低的情况下，向该电容器的另一端施加外部电源电压，由此使输出线上的内部电源电压上升。
因此，即使由于虚拟读工作等，使得以比保证存取的地址周期短的地址周期进行对存储单元阵列的存取而造成功耗增大，内部电源电压值低于规定的基准电压，也能使该内部电源电压成为比基准电压高的电压。由此，能使从虚拟读工作的状态转移至通常的数据读出工作时的伴随着内部电源电压的降低的存取延迟缩短。
附图说明
图1是表示在现有的半导体存储器中的从虚拟读工作切换成通常的数据读出工作时的升压电压的电压推移的图。
图2是表示构筑于半导体芯片的半导体存储器的概略结构的框图。
图3是表示内部电源电压生成部10的结构的框图。
图4是表示电荷泵电路13的结构的电路图。
图5是表示ADD周期判定电路15的结构的电路图。
图6是表示在地址存取周期Tcyc比保证存取的最小地址周期Tc1长的情况下进行的ADD周期判定电路15的工作的时间图。
图7是表示在地址存取周期Tcyc比保证存取的最小地址周期Tc1短的情况下进行的ADD周期判定电路15以及增压电路17的工作的时间图。
图8是表示增压电路17的结构的电路图。
图9是表示内部电源电压生成部10的变形例的框图。
图10是表示在地址存取周期Tcyc比保证存取的最小地址周期Tc1短的情况下，在图9中示出的内部电源电压生成部10进行的工作的时间图。
图11是表示内部电源电压生成部10的变形例的框图。
具体实施方式
在本发明中，一边对外部电源电压进行升压，生成升压电压并将其作为内部电源电压经由输出线供给到半导体存储器，一边向一端连接于输出线的电容器的另一端施加基准低电位，并且向该输出线施加外部电源电压，由此对电容器进行充电，在内部电源电压比阈值电压低的情况下，通过向该电容器的另一端施加外部电源电压，从而使输出线上的内部电源电压上升。
实施例
图2是表示构筑于半导体芯片的半导体存储器的概略结构的框图。
在图2中，在EEPROM结构的存储单元阵列4中彼此交叉地形成有多个数据线DL和多个字线WL。在数据线DL和字线WL的各交叉部形成有进行数据存储的存储单元（未图示）。
存储单元驱动部5通过对地址数据进行译码，从而选出与由该地址数据示出的地址对应的字线WL，向该字线WL施加规定的字线驱动电压。此时，在读出工作时，存储单元驱动部5基于向各个数据线DL送出的电流，还原从各存储单元读出的信息数据，输出该信息数据。此外，在写入工作时，存储单元驱动部5向多个数据线DL分别施加与要写入的信息数据对应的数据线驱动电压。
进而，存储单元驱动部5在每次伴随着如上所述的地址数据的变化，切换成为选出对象的字线WL时，生成从逻辑电平0转变为逻辑电平1的状态、再返回至逻辑电平0的状态的脉冲状的地址变化信号AC，并向内部电源电压生成部10供给该信号。
内部电源电压生成部10基于从芯片外部供给的外部电源电压VCC，生成比该外部电源电压VCC高的电压的内部电源电压Vbst，并将其供给到存储单元驱动部5。存储单元驱动部5基于这样的内部电源电压Vbst，生成如上所述的字线驱动电压和数据线驱动电压。
图3是表示内部电源电压生成部10的结构的框图。
在图3中，电压传感器11对在输出线Lout上生成的内部电源电压Vbst和作为规定的阈值电压的基准电压Va进行大小比较，在内部电源电压Vbst比基准电压Va高的情况下，生成逻辑电平0的升压使能信号EN，在内部电源电压Vbst比基准电压Va低的情况下，生成要实施升压工作的逻辑电平1的升压使能信号EN，向振荡电路12和增压（boost）电路17供给该信号。
振荡电路12仅在升压使能信号EN处于逻辑电平1的状态的期间进行振荡工作，由此生成按每个规定周期交替地重复逻辑电平1的状态和逻辑电平0的状态的振荡信号OSC，向电荷泵电路13供给该信号。再有，振荡电路12在升压使能信号EN处于逻辑电平0的状态的期间使其振荡工作停止，向电荷泵电路13供给规定的固定值。
图4是表示电荷泵电路13的内部结构的一个例子的电路图。
在图4示出的一个例子中，电荷泵电路13具有二极管D1～D3、电容器C1～C3和反相器（inverter）IV1、IV2。二极管D1～D3彼此串联连接，向初级二极管D1固定供给外部电源电压VCC。反相器IV1向电容器C1的一端以及反相器IV2供给使上述振荡信号OSC的逻辑电平反转后的反转振荡信号。电容器C1的另一端与二极管D1的输出端子连接。反相器IV2向电容器C2的一端供给使该反转振荡信号的逻辑电平反转后的振荡信号。电容器C2的另一端与二极管D2的输出端子连接。在二极管D3的输出端子连接有电容器C3的另一端，其中该电容器C3的一端被设定为作为基准低电位的接地电位VSS（例如0伏）。通过这样的结构，将对应于从振荡电路12供给的振荡信号OSC的电荷按顺序转送至各个电容器C1～C3积蓄起来。由此，使外部电源电压VCC升压，生成比该VCC高的内部电源升压Vbst，将其经由二极管D3向输出线Lout上送出。
延迟电路14作为延迟地址变化信号ACD，向与非门16供给仅使从存储单元驱动部5供给的地址变化信号AC中的信号电平的下降部的定时延迟规定的延迟时间Dly3后的信号。即，延迟电路14将使地址变化信号AC的脉冲宽度WT扩展了延迟时间Dly3的信号作为延迟地址变化信号ACD。
ADD周期判定电路15在地址变化信号AC的脉冲周期比保证存取的最小地址周期Tc1短的情况下，生成逻辑电平1的周期判定信号CYJ，在地址变化信号AC的脉冲周期比保证存取的最小地址周期Tc1长的情况下，生成逻辑电平0的周期判定信号CYJ，将其供给到与非门16。再有，在ADD周期判定电路15中，作为用于判定对存储单元阵列4的存取时的地址周期是否比最小地址周期Tc1短的阈值周期（后面叙述），使用比该最小地址周期Tc1短并且比在虚拟读时假定的地址周期长的周期。
图5是ADD周期判定电路15的结构的一个例子的电路图。
如图5所示那样，ADD周期判定电路15具有第一延迟部DL1和第二延迟部DL2。
第一延迟部DL1的反相器151向延迟反相器152供给使从存储单元驱动部5供给的地址变化信号AC的逻辑电平反转后的反转地址变化信号。延迟反相器152具备p沟道型的MOS（Metal Oxide Semiconductor，金属氧化物半导体）晶体管Q1、n沟道型的MOS晶体管Q2以及电阻R1。将从反相器151供给的反转地址变化信号向MOS晶体管Q1以及Q2各自的栅极端子供给。向MOS晶体管Q1的源极端子固定供给外部电源电压VCC，其漏极端子经由线LA以及电阻R1连接于MOS晶体管Q2的漏极端子。向MOS晶体管Q2的源极端子固定供给接地电位VSS。通过这样的结构，延迟反相器152经由线LA向反相器153供给使从反相器151供给的反转地址变化信号的逻辑电平反转后的地址变化信号。再有，在线LA连接有n沟道型的MOS晶体管154的栅极端子。向该MOS晶体管154的源极端子以及漏极端子分别固定供给接地电位VSS。即，MOS晶体管154作为其一端与线LA连接、其另一端接地的电容器而发挥作用。由于在延迟反相器152的MOS晶体管Q2和线LA间设置有电阻R1，所以在从该延迟反相器152向线LA上送出的地址变化信号中的电平下降部的伴随着时间经过的电平推移变得缓慢。反相器153向反相器155供给使经由线LA供给的地址变化信号的逻辑电平反转后的信号。反相器155将使从反相器153供给的信号的逻辑电平反转后的信号作为第一延迟地址变化信号DA1，将该信号经由线LB向次级的第二延迟部DL2供给。
通过这样的结构，第一延迟部DL1将对于上述的地址变化信号AC使其信号电平的下降部延迟了规定的延迟时间Dly1的信号作为第一延迟地址变化信号DA1进行输出。此时，对地址变化信号AC的脉冲宽度WT加上了延迟时间Dly1的周期成为用于判定对存储单元阵列4存取时的地址周期是否比最小地址周期Tc1短的阈值周期（WT+Dly1）。
第二延迟部DL2的延迟反相器156与上述的延迟反相器152具有相同的内部结构，经由线LC向反相器157供给使从第一延迟部DL1供给的第一延迟地址变化信号DA1的逻辑电平反转后的信号。再有，在线LC连接有n沟道型的MOS晶体管158和159各自的栅极端子。向MOS晶体管158和159各自的源极端子和漏极端子固定供给接地电位VSS。因此，MOS晶体管158和159分别作为其一端与线LC连接、其另一端接地的电容器而发挥作用。反相器157将使从延迟反相器156供给的信号的逻辑电平反转后的信号作为周期判定信号CYJ向图3中示出的与非门16供给。通过这样的结构，第二延迟部DL2在从上述第一延迟地址变化信号DA1的信号电平的上升时刻起到经过了规定的延迟时间Dly2的时刻为止的期间中，在该DA1处于逻辑电平0的状态的情况下，生成表示地址存取周期Tcyc是比最小地址周期Tc1长的周期的逻辑电平0的周期判定信号CYJ。再有，延迟时间Dly2比阈值周期（WT+Dly1）大。另一方面，在从第一延迟地址变化信号DA1的信号电平的上升时刻起经过了延迟时间Dly2之后，在该第一延迟地址变化信号DA1维持逻辑电平1的状态的情况下，第二延迟部DL2生成表示地址存取周期Tcyc是比最小地址周期Tc1短的周期的逻辑电平1的周期判定信号CYJ。
以下，针对由图5所示的结构构成的ADD周期判定电路15的内部工作，参照图6以及图7来进行说明。
首先，在对存储单元阵列4的读出工作时，每当地址变化时，从存储单元驱动部5供给如图6或图7所示的脉冲状的地址变化信号AC。将该地址变化信号AC的逻辑反转信号向第一延迟部DL1的延迟反相器152供给。由此，第一延迟部DL1的延迟反相器152以及作为电容器的MOS晶体管154如图6或图7所示那样，将在地址变化信号AC的脉冲宽度WT的期间中维持外部电源电压VCC的状态、之后其信号电平随着时间经过而缓缓地降低的地址变化信号向线LA送出。
在此，如图6所示那样，在地址存取周期Tcyc比阈值周期（WT+Dly1）长的情况下，在该地址存取周期Tcyc内，在从地址变化信号AC的上升时刻起经过阈值周期（WT+Dly1）后，线LA上的地址变化信号的电平低于逻辑阈值TH。因此，如图6所示，反相器153以及155在线LA上的地址变化信号的电平比逻辑阈值TH大的区间中向线LB送出具有逻辑电平1的第一延迟地址变化信号DA1，在线LA上的地址变化信号的电平比逻辑阈值TH小的区间中向线LB送出具有逻辑电平0的第一延迟地址变化信号DA1。根据这样的第一延迟地址变化信号DA1，如图6所示，在该第一延迟地址变化信号DA1处于逻辑电平0的状态的期间，向线LC上送出成为外部电源电压VCC的状态的信号，另一方面，在该第一延迟地址变化信号DA1处于逻辑电平1的状态的期间，向线LC上送出其信号电平缓缓降低的信号。再有，由于如图6所示那样，向线LC送出的信号电平按每个阈值周期（WT+Dly1）返回至最大电平的状态，所以不会变为低于逻辑阈值TH的状态。因此，此时，反相器157输出表示地址存取周期Tcyc比最小地址周期Tc1长的逻辑电平0的周期判定信号CYJ。
另一方面，如图7所示那样，在地址存取周期Tcyc比阈值周期（WT+Dly1）短的情况下，在该地址存取周期Tcyc内，线LA上的地址变化信号的电平不会低于逻辑阈值TH。因此，此时，如图7所示，反相器153以及155向线LB送出逻辑电平1固定的第一延迟地址变化信号DA1。根据这样的第一延迟地址变化信号DA1，如图7所示，在该第一延迟地址变化信号DA1处于逻辑电平1的状态的期间，向线LC上送出信号电平缓缓降低的信号。此时，在从第一延迟地址变化信号DA1的上升时刻起经过了延迟时间Dly2的时刻TK，线LC上的信号电平低于逻辑阈值TH。因此，反相器157在时刻TK，输出表示地址存取周期Tcyc比保证存取的最小地址周期Tc1短的逻辑电平1的周期判定信号CYJ。
像这样，ADD周期判定电路15在对存储单元阵列4的地址存取周期比保证存取的地址周期长的情况下生成逻辑电平0的周期判定信号CYJ，在对存储单元阵列4的地址存取周期比保证存取的地址周期短的情况下，生成逻辑电平1的周期判定信号CYJ，并向与非门16供给该信号。
与非门16仅在周期判定信号CYJ为逻辑电平1的情况下，即地址存取周期Tcyc是比最小地址周期Tc1短的周期的情况下，将由延迟电路14对脉冲宽度扩展了延迟时间Dly3的量的延迟地址变化信号ACD的反转信号作为增压使能信号BSE向增压电路17供给。
图8是表示增压电路17的内部结构的一个例子的图。
在图8中，与非门35将从电压传感器11供给的升压使能信号EN和从与非门16供给的增压使能信号BSE的逻辑积的逻辑反转信号作为充电驱动信号PG向p沟道型的MOS晶体管33的栅极端子供给。向MOS晶体管33的源极端子施加外部电源电压VCC，其漏极端子经由线LL与n沟道型的MOS晶体管34的漏极端子连接。线LL经由迅速充电用的电容器37与输出线Lout连接。MOS晶体管33只要在增压使能信号BSE和升压使能信号EN均为逻辑电平1的期间就变为导通状态，将外部电源电压VCC施加到线LL上。
MOS晶体管34的源极端子被设定为接地电位VSS，向其栅极端子供给从反相器36提供的放电驱动信号NG。反相器36将使增压使能信号BSE的逻辑电平进行反转后的信号作为上述放电驱动信号NG向MOS晶体管34的栅极端子供给。MOS晶体管34只要在该放电驱动信号NG为逻辑电平1的情况下就变为导通状态，将接地电位VSS施加到线LL上。
电平移动器（level shifter）31在增压使能信号BSE处于逻辑电平0的期间，向p沟道型的MOS晶体管32的栅极端子供给具有接地电位VSS的输出驱动信号DRVG。另一方面，在增压使能信号BSE处于逻辑电平1的期间，电平移动器31向MOS晶体管32的栅极端子供给具有输出线Lout上的内部电源电压Vbst的输出驱动信号DRVG。向MOS晶体管32的源极端子施加外部电源电压VCC，其漏极端子与上述的输出线Lout连接。MOS晶体管32只要在输出驱动信号DRVG处于接地电位VSS的状态的情况下就变为导通状态，将外部电源电压VCC施加到线LL上。
接着，针对图3中示出的内部电源电压生成部10的工作进行说明。
伴随着对存储单元阵列4的读出工作，存储单元驱动部5在每当其读出地址变化时，向内部电源电压生成部10的延迟电路14以及ADD周期判定电路15供给如图6或图7所示的具有脉冲宽度WT的地址变化信号AC。
此时，在基于地址变化信号AC的读出地址的地址存取周期Tcyc比保证存取的最小地址周期Tc1长的情况下，即在处于保证存取范围内的情况下，向与非门16供给逻辑电平0的周期判定信号CYJ。因此，该增压电路17根据表示停止增压电路17的升压工作的逻辑电平1的增压使能信号BSE而停止升压工作。由此，内部电源电压生成部10仅将由电荷泵电路13生成的内部电源电压Vbst经由输出线Lout向存储单元驱动部5供给。
另一方面，在基于地址变化信号AC的读出地址的地址存取周期Tcyc比保证存取的最小地址周期Tc1短的情况下，即在处于保证存取范围外的情况下，向与非门16供给如图7所示的逻辑电平1的周期判定信号CYJ。因此，在该周期判定信号CYJ处于逻辑电平1的状态的期间，如图7所示那样，将由延迟电路14对脉冲宽度扩展了延迟时间Dly3的量的延迟地址变化信号ACD的反转信号作为增压使能信号BSE向增压电路17供给。在此，如图7所示那样，在增压使能信号BSE处于逻辑电平0的状态的期间，增压电路17的MOS晶体管32以及34变为导通状态，MOS晶体管33变为截止状态。由此，由于将接地电位VSS经由线LL供给到电容器37，所以在该供给开始时刻，与电容器37连接的输出线Lout上的内部电源电压Vbst如图7所示那样急剧地降低。可是，同时，根据从电平移动器31供给的具有接地电位VSS的输出驱动信号DRVG，MOS晶体管32变为导通状态，输出线Lout被外部电源电压VCC提升（pull up）。由此，输出线Lout上的内部电源电压Vbst的电平如图7所示那样缓缓地上升，到达外部电源电压VCC的电平。再有，由于在此期间，向线LL供给接地电位VSS，向输出线Lout供给外部电源电压VCC，所以电容器37被迅速地充电。之后，当增压使能信号BSE从逻辑电平0转变为逻辑电平1时，向MOS晶体管32供给具有内部电源电压Vbst的输出驱动信号DRVG，向MOS晶体管34供给逻辑电平0的放电驱动信号NG。由此，这些MOS晶体管32以及34一起变为截止状态。之后，当由于内部电源电压Vbst低于规定的基准电压Va所以对催促实施升压工作的逻辑电平1的升压使能信号EN进行供给时，MOS晶体管33根据逻辑电平0的充电驱动信号PG而变为导通状态，将外部电源电压VCC施加于线LL。通过向其一端连接于输出线Lout的电容器37的另一端施加外部电源电压VCC，从而如同保存先充电的电荷那样，与电容器37的一端连接的输出线Lout上的内部电源电压Vbst的电平上升，在从地址变化时刻、延迟地址变化信号AC的电平上升时刻起经过期间Ts后，超过了上述的基准值Va。再有，如图7所示那样的延迟地址变化信号ACD的脉冲宽度（WT+Dly3）是对通常的读出工作时的地址存取充分够用的长度，并且设定为充分地进行通过将MOS晶体管32以及34一起设定为导通状态而实施的电容器37的充电的期间。
如上所述，在图3示出的内部电源电压生成部10中，在由电荷泵电路13对外部电源电压VCC进行升压并经由输出线Lout送出比该VCC高的内部电源电压Vbst时，先判定存储单元阵列4的存取时的地址存取周期Tcyc是否比保证存取的最小地址周期Tc1短。此时，在判定为地址存取周期Tcyc比最小地址周期Tc1短的情况下，使增压电路17工作，对内部电源电压Vbst的电压值如以下那样进行升压。即，首先，根据地址变化，使MOS晶体管32以及34在规定期间（WT+Dly3）中处于导通状态，由此对电容器37进行迅速充电。利用这样的迅速充电，内部电源电压Vbst的电压值缓缓地上升，到达外部电源电压VCC。而且，在经过了规定期间（WT+Dly3）之后，在内部电源电压Vbst的电压值比基准电压值Va低的情况下，将MOS晶体管33设定为导通状态。由此，向其一端与输出线Lout连接的电容器37的另一端施加外部电源电压VCC，像保存先充电的电荷那样使连接于电容器37的一端的输出线Lout上的内部电源电压Vbst的电压值进一步升压，到达比基准电压值Va高的电压。
因此，即使由于虚拟读工作等使得以比保证存取的地址周期短的地址周期进行了对存储单元阵列的存取而造成功耗增大，内部电源电压Vbst的电压值低于规定的基准电压Va，也能使该内部电源电压Vbst的电压值成为比基准电压Va高的电压。由此，能使从虚拟读工作的状态转移至通常的数据读出工作时的伴随着内部电源电压的降低的存取延迟缩短。
再有，虽然在上述实施例中，根据存储单元阵列4的存取时的地址存取周期Tcyc是否比保证存取的最小地址周期Tc1短来切换增压电路17的工作以及非工作，但是基于内部电源电压Vbst的电压值来进行该切换也可。
图9是表示鉴于这样的方面而提出的内部电源电压生成部10的另一内部结构的框图。
再有，在图9示出的结构中，除了从图3所示的内部电源电压生成部10中省略ADD周期判定电路15、追加了电压传感器20的方面以外，其它各个功能模块的工作和图3中示出的功能模块的工作相同。即，在图9示出的结构中，代替从ADD周期判定电路15送出的周期判定信号CYJ而向与非门16供给从电压传感器20送出的升压使能信号EN2，代替从电压传感器11送出的升压使能信号EN而将升压使能信号EN2供给到增压电路17。
此时，电压传感器20对在输出线Lout上生成的内部电源电压Vbst和作为阈值电压的基准电压Vb进行大小比较，如图10那样，在内部电源电压Vbst比基准电压Vb高的情况下向与非门16以及增压电路17供给逻辑电平0的升压使能信号EN2，在内部电源电压Vbst比基准电压Vb低的情况下向与非门16以及增压电路17供给要实施升压工作的逻辑电平1的升压使能信号EN2。再有，基准电压Vb是比上述的基准电压Va低的电压值。
因此，根据在图9中示出的结构，如图10所示那样，在内部电源电压Vbst比基准电压Vb高的情况下将成为逻辑电平1的增压使能信号BSE向增压电路17供给，在内部电源电压Vbst比基准电压Vb低的情况下将使延迟地址变化信号ACD的逻辑电平反转后的信号作为增压使能信号BSE向增压电路17供给。此时，如图10所示那样，在增压使能信号BSE处于逻辑电平0的状态的期间，增压电路17的MOS晶体管32和34变为导通状态，MOS晶体管33变为截止状态。由此，向其一端连接于输出线Lout的电容器37的另一端供给接地电位VSS，因此在该供给开始时刻，连接于电容器37的一端的输出线Lout上的内部电源电压Vbst如图10所示那样急剧地降低。可是，同时，MOS晶体管32根据从电平移动器31供给的具有接地电位VSS的输出驱动信号DRVG而变为导通状态，输出线Lout被外部电源电压VCC提升。由此，输出线Lout上的内部电源电压Vbst的电平如图10所示那样缓缓地上升，到达外部电源电压VCC的电平。再有，由于在此期间，向线LL供给接地电位VSS，向输出线Lout供给外部电源电压VCC，所以电容器37被迅速地充电。之后，当增压使能信号BSE从逻辑电平0转变为逻辑电平1时，向MOS晶体管32供给具有内部电源电压Vbst的输出驱动信号DRVG，向MOS晶体管34供给逻辑电平0的放电驱动信号NG。由此，这些MOS晶体管32以及34一起变为截止状态。之后，根据由于内部电源电压Vbst低于基准电压Vb而成为逻辑电平1的状态的升压使能信号EN2，MOS晶体管33变为导通状态，将外部电源电压VCC施加于线LL。由此，向电容器37的另一端施加外部电源电压VCC，像保存先充电的电荷那样，与电容器37的一端连接的输出线Lout上的内部电源电压Vbst的电平上升，从地址变化时刻、即延迟地址变化信号AC的电平上升时刻起经过期间Ts之后，超过上述的基准值Vb。
像这样，在作为内部电源电压生成部10而采用在图9所示的结构的情况下，与地址存取周期Tcyc无关地，在内部电源电压Vbst比规定的基准电压Vb（Vb<Va）低的情况下，增压电路17的电容器37被迅速充电，内部电源电压Vbst的电平上升。因此，与采用由于地址存取周期Tcyc比保证存取周期短，所以不经过如图7所示的延迟时间Dly2后的话就不实施电容器37的充电的图3所示的结构的情况相比，增压电路17的升压工作的响应变快。即，根据图9中示出的结构，即使由于地址存取周期Tcyc比保证存取周期短而导致在从地址变化时刻起到经过延迟时间Dly2之前，内部电源电压Vbst比基准电压Vb降低，也能利用增压电路17开始升压工作。
再有，在图9示出的结构中，虽然向增压电路17供给从电压传感器20送出的升压使能信号EN2，但是代替该升压使能信号EN2而将从电压传感器11送出的升压使能信号EN供给到增压电路17也可。由此，负责增压电路17的升压工作的电容器37开始充电的定时为内部电源电压Vbst低于基准电压Va的时刻。
此外，作为内部电源电压生成部10，采用一并使用图3示出的结构和图9示出的结构的图11所示的结构也可。总之，图11示出的内部电源电压生成部10是在图9示出的结构中附加图3中示出的ADD周期判定电路15并向与非门16供给从该ADD周期判定电路15送出的周期判定信号CYJ的结构。根据这样的结构，电容器37开始充电的定时被限定为内部电源电压Vbst在基准电压Vb以下并且地址存取周期Tcyc为Tcyc<WT+Dly1的情况。
此外，在上述实施例中，根据地址存取周期Tcyc是否比保证存取的最小地址周期Tc1短、以及/或者内部电源电压Vbst是否比基准电压Vb低来控制是否执行增压电路17的升压工作，但使增压电路17总是工作也可。
总之，一边利用第一升压部（振荡电路12、电荷泵13），对外部电源电压进行升压，由此生成内部电源电压（Vbst），并经由输出线（Lout）向存储单元驱动部（5）供给该电压，一边利用第二升压部（增压电路17）执行如以下那样的升压工作即可。即，一边利用第二升压部的升压驱动控制电路（MOS晶体管32～34）向其一端连接于输出线的电容器（37）的另一端施加基准低电位（VSS）一边向输出线施加外部电源电压（VCC），由此对电容器进行充电。而且，在内部电源电压比阈值电压（Va、Vb）低的情况下，通过向该电容器的另一端施加外部电源电压，从而对输出线上的内部电源电压进行升压。
附图标记的说明
4 存储单元阵列；
5 存储单元驱动部；
10 内部电源电压生成部；
11 电压传感器；
12 振荡电路；
13 电荷泵电路；
14 延迟电路；
15 ADD周期判定电路；
17 增压电路；
31 电平移动器
32～34 MOS 晶体管；
35 与非门；
36 反相器；
37 电容器。

Claims (8)

1.一种半导体存储器的内部电源电压生成电路，基于外部电源电压生成对半导体存储器进行驱动的内部电源电压，其特征在于，具有：
第一升压部，将对所述外部电源电压进行升压后的升压电压作为所述内部电源电压经由输出线向所述半导体存储器供给；以及
第二升压部，包含：电容器，一端连接于所述输出线；以及升压驱动控制电路，通过一边向所述电容器的另一端施加基准低电位一边向所述输出线施加所述外部电源电压，从而进行对所述电容器充电的充电工作，在所述内部电源电压比阈值电压低的情况下通过向所述电容器的另一端施加所述外部电源电压，从而使所述电容器的另一端的电位上升。
2.根据权利要求1所述的半导体存储器的内部电源电压生成电路，其特征在于，
还具备：地址周期判定部，判定向所述半导体存储器供给的地址数据的地址变化的周期是否比阈值期间短，
所述升压驱动控制电路在通过所述地址周期判定部判定为所述地址变化的周期比所述阈值期间短的情况下，进行所述充电工作。
3.根据权利要求2所述的半导体存储器的内部电源电压生成电路，其特征在于，所述升压驱动控制电路在通过所述地址周期判定部判定为所述地址变化的周期比所述阈值期间短并且所述内部电源电压比所述阈值电压低的情况下，进行所述充电工作。
4.根据权利要求3所述的半导体存储器的内部电源电压生成电路，其特征在于，所述第一升压部在所述内部电源电压比所述阈值电压高、比第二阈值电压低的情况下，生成所述升压电压。
5.根据权利要求2所述的半导体存储器的内部电源电压生成电路，其特征在于，所述第一升压部在所述内部电源电压比所述阈值电压低的情况下生成所述升压电压。
6.根据权利要求1所述的半导体存储器的内部电源电压生成电路，其特征在于，所述升压驱动控制电路在所述内部电源电压比所述阈值电压低的情况下，进行所述充电工作。
7.根据权利要求6所述的半导体存储器的内部电源电压生成电路，其特征在于，所述第一升压部在所述内部电源电压比所述阈值电压高、比第二阈值电压低的情况下，生成所述升压电压。
8.一种半导体存储器的内部电源电压生成方法，基于外部电源电压，生成对半导体存储器进行驱动的内部电源电压，其特征在于，
对所述外部电源电压进行升压，生成升压电压并将其作为所述内部电源电压经由输出线供给到所述半导体存储器，并且，
在所述内部电源电压比阈值电压低的情况下，根据地址数据的地址变化，对一端连接于所述输出线的电容器进行充电，之后向所述电容器的另一端施加规定的高电位，由此对所述输出线上的电压进行升压。
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