CN102742367B - 线路板及其制造方法 - Google Patents

线路板及其制造方法 Download PDF

Info

Publication number
CN102742367B
CN102742367B CN201080021816.2A CN201080021816A CN102742367B CN 102742367 B CN102742367 B CN 102742367B CN 201080021816 A CN201080021816 A CN 201080021816A CN 102742367 B CN102742367 B CN 102742367B
Authority
CN
China
Prior art keywords
layer
plate
high density
density intraconnections
intraconnections
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201080021816.2A
Other languages
English (en)
Other versions
CN102742367A (zh
Inventor
张振铨
黄瀚霈
张钦崇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xinxing Electronics Co Ltd
Unimicron Technology Corp
Original Assignee
Xinxing Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xinxing Electronics Co Ltd filed Critical Xinxing Electronics Co Ltd
Publication of CN102742367A publication Critical patent/CN102742367A/zh
Application granted granted Critical
Publication of CN102742367B publication Critical patent/CN102742367B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4688—Composite multilayer circuits, i.e. comprising insulating layers having different properties
    • H05K3/4694—Partitioned multilayer circuits having adjacent regions with different properties, e.g. by adding or inserting locally circuit layers having a higher circuit density
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09972—Partitioned, e.g. portions of a PCB dedicated to different functions; Boundary lines therefore; Portions of a PCB being processed separately or differently

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

提供一种线路板及其制造方法。该线路板包括外层线路层、线路层、主体层、高密度内连线板以及至少一个第一导电柱。主体层配置在外层线路层与线路层之间，高密度内连线板内埋在主体层中。第一导电柱形成在主体层中，并且连接高密度内连线板与外层线路层。

Description

线路板及其制造方法
技术领域
本发明涉及一种线路板(wiring board)及其制造方法，特别是涉及一种具有高密度内连线板(High Density Interconnection Board，HDI Board)的线路板及其制造方法。 
背景技术
线路板是目前手机、电脑与数码相机等电子装置(electronic device)，以及电视、洗衣机与冰箱等家电用品所需要的零件。详细而言，线路板能承载以及供芯片(chip)、被动元件(passive component)、主动元件(active component)以及微机电***元件(Microelectromechanical Systems，MEMS)等多种电子元件(electronic component)装设。如此，电流可以经由线路板而传输至这些电子元件，进而让这些电子装置以及家电用品能够运作。 
发明内容
本发明提供一种线路板，其能装设至少一个电子元件。 
本发明，提供一种线路板的制造方法，其用来制造上述线路板。 
本发明可采用以下技术方案来实现的。依据本发明提出的一种线路板，其包括一外层线路层(outer wiring layer)、一线路层、一主体层(body layer)、一高密度内连线板(HDI board)以及至少一第一导电柱。主体层配置在外层线路层与线路层之间，而高密度内连线板内埋在主体层中。第一导电柱配置在主体层中，并且连接于高密度内连线板与外层线路层之间，其中所述的主体层包括一粘合层(adhesive layer)以及一绝缘层(insulation layer)。粘合层粘合于高密度内连线板与外层线路层之间，而第一导电柱穿过粘合层。绝缘层覆盖高密度内连线板，而线路层配置在绝缘层上，并且接触绝缘层。 
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。 
前述的线路板，其中所述的粘合层全面性覆盖外层线路层。 
前述的线路板，其中所述的粘合层局部覆盖外层线路层。 
前述的线路板，其中所述的主体层更包括一位于外层线路层与绝缘层之间的基材，而基材围绕高密度内连线板。 
前述的线路板，更包括至少一穿过绝缘层的第二导电柱。第二导电柱连接于高密度内连线板与线路层之间，而基材为一半固化胶片(prepreg)；或 者，基材为一线路基板(wiring substrate)，而第二导电柱连接于线路基板与线路层之间。 
前述的线路板，当基材为线路基板时，高密度内连线板与外层线路层之间的距离小于高密度内连线板与线路层之间的距离。 
前述的线路板，其中所述的高密度内连线板的层数大于或等于线路基板的层数，且高密度内连线板的平均布线密度(mean layout density)大于或等于线路基板的平均布线密度。 
前述的线路板，其中所述的更包括一高密度内连线子板(HDI Sub-board)。高密度内连线子板内埋于高密度内连线板中。 
前述的线路板，其中所述的高密度内连线子板的层数大于或等于高密度内连线板的层数，而高密度内连线子板的平均布线密度大于或等于高密度内连线板的平均布线密度。 
前述的线路板，其中所述的第一导电柱从外层线路层延伸至高密度内连线板的内部。 
本发明还可采用以下技术方案来实现。依据本发明提出的一种线路板的制造方法。首先，在一基板上形成至少一贯孔。在形成贯孔之后，将一高密度内连线板固定在基板上，其中高密度内连线板遮盖贯孔。在基板上形成一主体层，其中主体层包覆高密度内连线板。在主体层上形成一金属层。在形成主体层之后，形成至少一连接于高密度内连线板与基板之间的第一导电柱。在形成第一导电柱之后，图案化基板与金属层，以分别形成一外层线路层以及一线路层，其中将高密度内连线板固定在基板上的方法以及形成主体层的方法如下所述。在基板上涂布(applying)或贴合(sticking)一粘合层。接着，将高密度内连线板粘合在粘合层上。之后，在基板上以及在高密度内连线板上形成一绝缘层，其中绝缘层覆盖高密度内连线板。 
本发明还可采用以下技术措施进一步实现。 
前述的线路板的制造方法，其中所述的粘合层填满贯孔，而形成第一导电柱的方法如下所述。移除贯孔内的部分粘合层。在移除部分粘合层之后以及在图案化基板之前，对贯孔进行通孔电镀(Plating Through Hole，PTH)。 
前述的线路板的制造方法，其中形成主体层的方法更包括：在高密度内连线板粘合在粘合层上之后，在绝缘层与基板之间配置一基材，其中基材具有一开口，而高密度内连线板位于开口内。 
前述的线路板的制造方法，在形成主体层之后，更包括形成至少一连接于高密度内连线板与金属层之间的第二导电柱，其中基材为一半固化胶片；或者，基材为一线路基板，而在形成主体层之后，更包括形成至少一连接于线路基板与金属层之间的第二导电柱。 
前述的线路板的制造方法，其中当基材为线路基板时，形成主体层的方法更包括在基材与基板之间配置一半固化胶片。 
前述的线路板的制造方法，其中所述的高密度内连线板是切割一第一线路母板(first wiring panel)而形成，而线路基板是切割一第二线路母板而形成，其中第一线路母板包括多个高密度内连线板，而第二线路母板包括多个线路基板。 
前述的线路板的制造方法，其中所述的高密度内连线板具有至少一接垫，而接垫遮盖贯孔。 
前述的线路板的制造方法，其中所述的高密度内连线板具有一内层线路层，而第一导电柱连接于内层线路层。 
本发明的线路板因包括外层线路层而能电性连接至少一个电子元件，因此本发明的线路板可以供至少一个电子元件所装设，以使电流可以传输至电子元件。 
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举实施例，并配合附图，详细说明如下。 
附图说明
图1A至图1I是本发明一实施例的线路板的制造方法的流程剖面示意图。 
图2A至图2F是本发明另一实施例的线路板的制造方法的流程剖面示意图。 
T1、T2：厚度 
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及实施例，对依据本发明提出的线路板及其制造方法其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。 
图1A至图1I是本发明一实施例的线路板的制造方法的流程剖面示意图，而图1G绘示出本实施例的线路板的剖面结构。请先参阅图1G所示，在此先介绍本实施例的线路板100的结构特征。本实施例的线路板100包括一外层线路层110、一线路层120、一主体层130、一高密度内连线板140以及多根第一导电柱150。 
主体层130配置在外层线路层110与线路层120之间，即外层线路层110以及线路层120分别位于主体层130的相对二表面上。高密度内连线板140内埋在主体层130中，也就是说，主体层130包覆高密度内连线板140。这些第一导电柱150配置在主体层130中，并且连接于高密度内连线板140与外层线路层110之间。 
外层线路层110可以包括多个接垫(pad)112以及至少一条走线(trace)114，而高密度内连线板140具有多个接垫142a、142b，其中这些第一导电柱150可以连接于这些接垫112与这些接垫142a之间。至少一个电子元件300能装设在线路板100上，并且电性连接这些接垫112。电子元件300例如是芯片、被动元件、主动元件或微机电***元件等，而且电子元件300可以是以覆晶(flip chip)或打线(wire bonding)等方式装设在线路板100上。 
以图1G为例，电子元件300是以覆晶的方式装设在线路板100上，所以多个焊料块S1会连接在电子元件300以及这些接垫112之间，以使电子元件300能通过这些焊料块S1而电性连接这些接垫112，其中焊料块S1例如是焊球(solder ball)。如此，电子元件300可以经由这些接垫112以及第一导电柱150而电性连接高密度内连线板140，进而让电流能经由线路板100而传输至电子元件300。 
虽然图1G绘示出多根第一导电柱150，但是在其他实施例中，线路板100可以只包括一根第一导电柱150，即线路板100所包括的第一导电柱150的数量可以仅为一个。因此，图1G所示的第一导电柱150的数量仅为举例说明，并非限定本发明。 
在本实施例中，主体层130可以包括一粘合层132、一基材134以及一绝缘层136，其中粘合层132、基材134以及绝缘层136三者材料皆可为树脂材料，而基材134更可以是一种半固化胶片。粘合层132粘合于高密度 内连线板140与外层线路层110之间，并且局部覆盖外层线路层110，而这些第一导电柱150会穿过粘合层132而连接高密度内连线板140与外层线路层110。 
绝缘层136覆盖高密度内连线板140，而线路层120配置在绝缘层136上，并接触绝缘层136。基材134位于外层线路层110与绝缘层136之间，并围绕高密度内连线板140，所以绝缘层136位于线路层120与基材134之间。由于粘合层132粘合高密度内连线板140，基材134围绕高密度内连线板140，而绝缘层136覆盖高密度内连线板140，因此高密度内连线板140得以内埋在主体层130中。 
须说明的是，虽然图1G所示的主体层130包括基材134，但是在其他实施例中，特别是当高密度内连线板140具有很薄的厚度T1时，绝缘层136可为半固化胶片，而主体层130可以不需要基材134，即基材134仅为本发明的选择性元件，并非必要元件。因此，高密度内连线板140可以只被粘合层132与绝缘层136所包围，而图1G所示的基材134仅为举例说明，并非限定本发明。 
线路板100可以更包括至少一根第二导电柱160，例如图1G所示的线路板100包括多根第二导电柱160，但在其他实施例中，线路板100可以仅包括一根第二导电柱160。这些第二导电柱160穿过绝缘层136，并且连接于高密度内连线板140与线路层120之间。这些第二导电柱160可以分别连接这些接垫142b，如此高密度内连线板140能经由第二导电柱160而电性连接线路层120。 
另外，线路板100可以更包括至少一个导电连接结构(conductive connection structure)。导电连接结构配置在主体层130中，并且连接于外层线路层110与线路层120之间，其中导电连接结构可为一种导电盲孔结构(conductive blind via structure)或导电通孔结构(conductive through hole structure)。利用导电连接结构，外层线路层110能电性连接线路层120。 
值得一提的是，线路板100不仅可以是一块已经制造完成的线路板成品，且也可为一种多层线路板(multilayer wiring board)的其中一个部件(part)，即线路板100可作为多层线路板内的线路结构。详细而言，在其他实施例中，可以利用增层法(build-up)或叠合法，在绝缘层136上额外制作出一层或二层以上的线路层，使得线路层120成为多层线路板的内层线路层(inner wiring layer)。 
因此，虽然在图1G所示的实施例中，线路层120与绝缘层136上方没有绘示出任何线路层，使得图1G所绘示的线路板100看似为一种已经制造完成的线路板成品，但是在其他实施例中，线路板100也可以作为多层线路板内的线路结构。因此，图1G所绘示的线路板100仅为举例说明，并非限定本发明。 
请参阅图1H所示，其放大绘示出图1G中高密度内连线板140。线路板100可以更包括一高密度内连线子板180，其为一种高密度内连线板。高密度内连线子板180内埋于高密度内连线板140中，并且可经由增层法(build-up)或叠合法而内埋在高密度内连线板140中。此外，高密度内连线子板180的平均布线密度及层数皆可以大于或等于高密度内连线板140的平均布线密度及层数，其中本发明所提及的层数是指线路层的数量。 
以图1H为例，除了接垫142a、142b之外，高密度内连线板140更具有二层线路层144a、144b，其中线路层144a、144b皆为高密度内连线板140的内层线路层，因此高密度内连线板140共具有四层线路层，即高密度内连线板140的层数为四层。然而，必须强调的是，图1H中的高密度内连线板140的层数仅为举例说明，并非限定本发明。 
另外，高密度内连线板140可以更具有至少一根导电柱146、至少一根导电柱148a以及至少一根导电柱148b，其中导电柱146连接于线路层144a与144b之间，导电柱148a连接于高密度内连线子板180与接垫142a之间，而导电柱148b连接于高密度内连线子板180与接垫142b之间。利用这些导电柱148a与148b，高密度内连线子板180得以电性连接高密度内连线板140，以使电流能在高密度内连线子板180与高密度内连线板140之间传输。 
特别一提的是，虽然这些第一导电柱150可以连接于这些接垫112与这些接垫142a之间，但在其他实施例中，第一导电柱150也可以不穿过任何一个接垫142a而直接连接于接垫112与线路层144a或144b之间，或是直接连接于高密度内连线子板180。换句话说，第一导电柱150可以从外层线路层110延伸至高密度内连线板140的内部。 
以上主要介绍线路板100的结构特征。接下来，将配合图1A至图1I来详细介绍线路板100的制造方法。 
请参阅图1A所示，关于线路板100的制造方法，首先，在一基板10上形成至少一个贯孔H1，例如在图1A的实施例中，在基板10上形成多个贯孔H1，但在其他实施例中，可以只形成一个贯孔H1。形成贯孔H1的方法有很多种，例如是激光钻孔(laser drilling)、机械钻孔(mechanical drilling)或微影蚀刻(lithography etching)。此外，基板10可为金属箔片，例如铜箔或铝箔；或者，基板10也可为复合板材，例如铜箔基板(Copper Clad Laminate，CCL)。 
请参阅图1B与图1C所示，在形成贯孔H1之后，将高密度内连线板140固定在基板10上，其中高密度内连线板140会遮盖这些贯孔H1，而且是高密度内连线板140的接垫142a遮盖贯孔H1，即这些接垫142a会分别对应这些贯孔H1。固定高密度内连线板140在基板10上的方式有多种，而在图1B与图1C所示的实施例中，高密度内连线板140可利用粘合的方式固定在基板10上。 
详细而言，请先参阅图1B所示，先在基板10上涂布或贴合一层粘合层132。粘合层132可局部覆盖基板10的一平面12，并且遮盖这些贯孔H1。粘合层132可以是由树脂材料所形成，其中此树脂材料例如是环氧树脂(epoxy)，而其中涂布粘合层132的方法可以是喷涂、刷涂或网印等方法。 
请参阅图1C所示，之后，将高密度内连线板140粘合在粘合层132上。如此，高密度内连线板140得以固定在基板10上。此外，粘合层132可以是具有流动性的液态材料或膏状材料，所以粘合层132能填满这些贯孔H1。另外，在高密度内连线板140粘合在粘合层132上以前，可以对高密度内连线板140进行对位程序，以使高密度内连线板140能座落在正确的位置中。 
请参阅图1D与图1E所示，接着，在基板10上形成包覆高密度内连线板140的主体层130。形成主体层130的方法有很多种，而在本实施例中，由于主体层130包括粘合层132，因此，当在基板10上涂布或贴合粘合层132，以粘合高密度内连线板140时，主体层130已经开始形成。 
在高密度内连线板140粘合在粘合层132上之后，在基板10上以及在高密度内连线板140上形成绝缘层136，并且在绝缘层136与基板10之间配置基材134。基材134具有一开口H2，而开口H2可以是经由外型切割(routing)或激光烧蚀(laser ablation)而形成。当配置基材134时，高密度内连线板140会位于开口H2内，所以基材134能围绕高密度内连线板140。 
绝缘层136与基材134可以是经由压合而形成。详细而言，形成绝缘层136与基材134的方法可以是将树脂层与半固化胶片二者压合在基板10上，其中半固化胶片配置在树脂层与基板10之间。在进行压合的过程中，可以加热树脂层与半固化胶片，也就是对树脂层与半固化胶片进行热压合，以形成主体层130。 
另外，线路板100的制造方法还包括在主体层130上形成一金属层122。金属层122可以形成在绝缘层136上，且可以是金属箔片，例如铜箔或铝箔。金属层122可以与绝缘层136同时形成，例如形成金属层122与绝缘层136的方法可以是将一块复合板材压合在基材134上，而此复合板材可具有金属箔片与树脂层，例如铜箔基板。 
须说明的是，由于基材134并非为本发明的必要元件，所以在其他实施例中，不一定要形成基材134，而在不形成基材134的条件下，可以只压合一片金属箔片以及一片半固化胶片在基板10上，以形成金属层122与主体层130，其中此金属箔片可以是表面涂有粘胶的箔片，例如背胶铜箔(Resin Coated Copper，RCC)。因此，图1D与图1E所示的基材134仅为举例说明，并非限定本发明。 
请参阅图1E与图1F所示，接着，形成至少一根第一导电柱150以及至少一根第二导电柱160。第一导电柱150连接于高密度内连线板140与基板10之间，而第二导电柱160连接于高密度内连线板140与金属层122之间。第一导电柱150与第二导电柱160二者可以是经由通孔电镀而形成，而形成第一导电柱150与第二导电柱160的方法可以包括无电电镀(electroless plating)以及有电电镀(electroplating)。 
形成第一导电柱150的方法可包括以下流程。首先，当粘合层132填满这些贯孔H1时(如图1D所示)，移除这些贯孔H1内的部分粘合层132，其中移除部分粘合层132的方法可以包括激光烧蚀(laser ablation)，也就是照射一激光光束在这些贯孔H1所暴露的粘合层132，使得贯孔H1能局部暴露出高密度内连线板140。 
另外，在进行上述激光烧蚀之后，可以对这些贯孔H1进行去胶渣(desmear)，以清洁这些贯孔H1。之后，对这些贯孔H1进行通孔电镀，即对这些贯孔H1依序进行无电电镀与有电电镀。如此，第一导电柱150得以形成在贯孔H1内，并且连接基板10以及高密度内连线板140。当对这些贯孔H1进行通孔电镀时，更可以对这些贯孔H1进行填满孔电镀(Full-Filled Plating)，使这些第一导电柱150成为实心导电柱体结构。 
当形成第一导电柱150时，可以进行形成第二导电柱160的流程，以使第一导电柱150与第二导电柱160能同时形成，而第二导电柱160的形成方法如下所述。首先，在金属层122上形成一个或多个开孔H3，其中这些开孔H3是贯穿金属层122与绝缘层136而形成，而形成开孔H3的方法可以是激光钻孔或微影蚀刻。此外，在进行上述激光钻孔之后，也可以对这些开孔H3进行去胶渣。 
在形成开孔H3之后，对开孔H3进行通孔电镀，也就是对这些开孔H3依序进行无电电镀与有电电镀，其中更可对这些贯孔H1与开孔H3同时进行通孔电镀。如此，这些第二导电柱160能分别形成在这些开孔H3内，并连接高密度内连线板140与金属层122，而第一导电柱150与第二导电柱160更可以在同一道通孔电镀的流程中形成。此外，当对这些开孔H3进行通孔电镀时，更可以对这些开孔H3进行填满孔电镀，使这些第二导电柱160成为实心导电柱体结构。 
请参阅图1F与图1G所示，接着，图案化基板10以及金属层122，以分别形成外层线路层110以及线路层120，其中图案化基板10与金属层122的方法可以是微影蚀刻。至此，线路板100基本上已制造完成。另外，在线路板100制造完成之后，可利用增层法或叠合法，在绝缘层136或外层线路层110上额外制作出一层或多层线路层，使得外层线路层110或线路层120成为多层线路板的内层线路层。 
请参阅图1I所示，值得一提的是，由于第一导电柱150可以延伸至高密度内连线板140的内部，因此在形成第一导电柱150的过程中，第一导电柱150也可以连接于高密度内连线板140的一内层线路层144，如图1I所示，其中内层线路层144例如是线路层144a或144b(请参考图1H)。 
图2A至图2F是本发明另一实施例的线路板的制造方法的流程剖面示意图。请先参阅图2D所示，本实施例的线路板200与前述实施例的线路板100二者结构相似，而以下主要介绍线路板100、200二者在结构特征上的差异。 
线路板200可以供至少一个电子元件300(请参阅图1G)来装设，而且线路板200所包括的元件相似于线路板100的元件，例如线路板200也包括一外层线路层110、一线路层120、一高密度内连线板140以及多根第一导电柱150。然而，线路板200所包括的主体层230不同于前述线路板100的主体层130。 
详细而言，主体层230包括一粘合层232、一基材234、一绝缘层236以及一半固化胶片238。半固化胶片238配置在基材234与外层线路层110之间，而粘合层232粘合在高密度内连线板140与外层线路层110之间，并且全面性覆盖外层线路层110，其中粘合层232与绝缘层236二者材料可包括树脂材料。由于粘合层232全面性覆盖外层线路层110，所以绝缘层236、基材234与半固化胶片238基本上是不接触到外层线路层110。 
另外，在本实施例中，基材234具有一开口H4，而高密度内连线板140位于开口H4内，因此基材234围绕高密度内连线板140。基材234为线路基板，所以基材234实质上可以视为一种线路板。以图2D为例，基材234例如可以视为一种具有四层线路层的多层线路板。此外，高密度内连线板140的平均布线密度可以大于或等于线路基板(即基材234)的平均布线密度，且高密度内连线板140的层数也可以大于或等于基材234的层数。 
举例而言，图1H所示的高密度内连线板140的层数可为四层，而图2D所示的基材234可具有四层线路层，所以从图1H与图2D来看，高密度内连线板140的层数可以等于基材234的层数。当然，在其他实施例中，高密度内连线板140的层数也可以大于基材234的层数，所以图1H所示的高密度内连线板140的层数，以及图2D所示的基材234的层数二者皆为举例说明，并非限定本发明。 
当基材234为线路基板时，基材234的厚度T2可以大于或等于高密度内连线板140的厚度T1，以至于高密度内连线板140与外层线路层110之间的距离D1小于高密度内连线板140与线路层120之间的距离D2，所以高密度内连线板140距离外层线路层110较近，距离线路层120较远。 
因此，电子元件300能装设在接近高密度内连线板140的地方，并且经由外层线路层110与第一导电柱150而电性连接高密度内连线板140。此外，由于高密度内连线板140的平均布线密度大于基材234的平均布线密度，而比较高密度内连线板140与基材234二者的平均布线密度，电子元件300的平均布线密度会比较接近高密度内连线板140的平均布线密度，因而有利于将电子元件300装设在接近高密度内连线板140的地方，如图2D所示。 
另外，虽然线路板200可以更包括至少一根第二导电柱260，而且第二导电柱260的外形及材料皆与前述第二导电柱160大体相同，但有别于前述实施例，本实施例的第二导电柱260会穿过绝缘层236，并且连接于线路基板(即基材234)与线路层120之间。如此，基材234可以经由第二导电柱160而电性连接线路层120。不过，在其他实施例中，至少一根第二导电柱160也可以穿过绝缘层236而连接于高密度内连线板140与线路层120之间。 
以上主要介绍线路板200的结构特征。接下来，将配合图2A至图2F来详细介绍线路板200的制造方法。由于线路板200的制造方法与前述线路板100的制造方法皆包括相同的流程，因此以下主要介绍线路板100、200二者在制造方法上的差异。 
请参阅图2A所示，在形成贯孔H1之后，将高密度内连线板140固定在基板10上。高密度内连线板140可以利用粘合的方式固定在基板10上。举例而言，在基板10上涂布或贴合一层粘合层232，而其中涂布粘合层232的方法可以相同于涂布粘合层132的方法。粘合层232全面性覆盖基板10的平面12，所以这些贯孔H1皆会被粘合层232所遮盖。接着，将高密度内连线板140粘合在粘合层232上，以使高密度内连线板140得以固定在基板10上。 
请参阅图2B与图2C所示，之后，在基板10上以及在高密度内连线板140上形成覆盖高密度内连线板140的绝缘层236，并且在绝缘层236与基板10之间配置基材234，其中开口H4的形成方法可以与开口H2相同。此外，在基材234与基板10之间配置半固化胶片238，其中半固化胶片238可配置在粘合层232与基材234之间。 
绝缘层236的形成方法可相同于绝缘层136的形成方法，例如形成绝缘层236的方法可以是将树脂层压合在基材234上。当配置半固化胶片238时，可将半固化胶片238压合在基板10与基材234之间。此外，在进行上 述压合的过程中，可加热树脂层与半固化胶片238，以使树脂层与半固化胶片238二者的胶材能流动，进而将开口H4填满。如此，主体层230得以形成。 
值得一提的是，由于粘合层232全面性覆盖基板10的平面12，所以即使没有半固化胶片238，粘合层232也可以粘合在基材234与基板10之间。可见，半固化胶片238仅为本发明的选择性元件而非必要元件，所以图2B至图2D所示的半固化胶片238仅为举例说明，并非限定本发明。 
请参阅图2C所示，在形成主体层230之后，可以形成至少一根连接于基材234与金属层122之间的第二导电柱260，以及形成至少一根第一导电柱150。第二导电柱260的形成方法与前述实施例中的第二导电柱160的形成方法相同，因此以下不再重复介绍第二导电柱260的形成方法。 
请参阅图2C与图2D所示，接着，图案化基板10以及金属层122，以分别形成外层线路层110以及线路层120。至此，线路板200基本上已制造完成。此外，上述图案化的方法与前述实施例相同，即图案化基板10与金属层122的方法可以是微影蚀刻。另外，在线路板200制造完成之后，可以利用增层法或叠合法，在绝缘层236或外层线路层110上额外制作出一层或多层线路层，使得外层线路层110或线路层120成为多层线路板的内层线路层。 
图2E是一种包括多个图2D中高密度内连线板的第一线路母板的俯视示意图，而图2F是一种包括多个图2D中线路基板的第二线路母板的俯视示意图。请参阅图2E与图2F所示，在本实施例中，高密度内连线板140可以是切割一第一线路母板40而形成，而线路基板(即基材234)可以是切割一第二线路母板34而形成。 
第一线路母板40包括多个高密度内连线板140，而第二线路母板34包括多个基材234。当第一线路母板40与第二线路母板34制造完成之后，对第一线路母板40与第二线路母板34进行切割，以得到多个高密度内连线板140与多个基材234。因此，利用第一线路母板40与第二线路母板34，有利于大量制造高密度内连线板140与基材234。 
基于高密度内连线板140的平均布线密度大于基材234的平均布线密度，以及高密度内连线板140的层数大于基材234的层数，因此制造高密度内连线板140的所需时间会多于制造基材234的所需时间，所以高密度内连线板140需要花费很多时间来制造。 
然而，高密度内连线板140与基材234二者可以从不同的线路母板(即第一线路母板40与第二线路母板34)切割而成，而且第一线路母板40与第二线路母板34二者可以在同一段时间内同时制造。如此，可以减少制造线路板200的所需时间，使得线路板200可以很快地制造完成。 
综上所述，本发明的线路板所包括的外层线路层能电性连接多种电子元件，其例如是芯片、被动元件、主动元件或微机电***元件，因此本发明的线路板可以供至少一个电子元件所装设，以使电流可以传输至电子元件，进而让电子装置(例如手机、电脑或数码相机)以及家电用品(例如电视、洗衣机或冰箱)运作。 
其次，在本发明的线路板中，主体层内埋高密度内连线板，而且高密度内连线板的平均布线密度与层数皆可大于主体层中的线路基板(即基材234)的平均布线密度与层数，因而能在线路板的某一区域中形成分布较为密集且层数较多的布线；在线路板的另一区域中形成分布较为稀疏且层数较少的布线。如此，可以减少线路板的整体层数以及整体厚度，并且能简化线路板的布线设计。 
以上所述，仅是本发明的实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。 

Claims (19)

1.一种线路板，其特征在于其包括：
一外层线路层；
一线路层；
一主体层，配置在该外层线路层与该线路层之间；
一高密度内连线板，内埋在该主体层中；以及
至少一第一导电柱，配置在该主体层中，并且连接于该高密度内连线板与该外层线路层之间，其中：
所述的主体层包括一粘合层以及一绝缘层，该粘合层粘合于该高密度内连线板与该外层线路层之间，而该第一导电柱穿过该粘合层，该绝缘层覆盖该高密度内连线板，而该线路层配置在该绝缘层上，并且接触该绝缘层；
所述的主体层更包括一位于该外层线路层与该绝缘层之间的基材，该基材围绕该高密度内连线板；以及
所述的高密度内连线板与该外层线路层之间的距离小于该高密度内连线板与线路层之间的距离。
2.根据权利要求1所述的线路板，其特征在于其中所述的粘合层全面性覆盖该外层线路层。
3.根据权利要求1所述的线路板，其特征在于其中所述的粘合层局部覆盖该外层线路层。
4.根据权利要求1所述的线路板，其特征在于更包括至少一穿过该绝缘层的第二导电柱，该第二导电柱连接于该高密度内连线板与该线路层之间，而该基材为一半固化胶片。
5.根据权利要求4所述的线路板，其特征在于更包括至少一穿过该绝缘层的第二导电柱，该基材为一线路基板，而该第二导电柱连接于该线路基板与该线路层之间。
6.根据权利要求5所述的线路板，其特征在于其中所述的主体层更包括一半固化胶片，该半固化胶片配置在该基材与该外层线路层之间。
7.根据权利要求5所述的线路板，其特征在于其中所述的高密度内连线板的层数大于或等于该线路基板的层数，而该高密度内连线板的平均布线密度大于或等于该线路基板的平均布线密度。
8.根据权利要求1或6所述的线路板，其特征在于更包括一高密度内连线子板，该高密度内连线子板内埋于该高密度内连线板中。
9.根据权利要求8所述的线路板，其特征在于其中所述的高密度内连线子板的层数大于或等于该高密度内连线板的层数，而该高密度内连线子板的平均布线密度大于或等于该高密度内连线板的平均布线密度。
10.根据权利要求1所述的线路板，其特征在于其中所述的第一导电柱从该外层线路层延伸至该高密度内连线板的内部。
11.一种线路板的制造方法，其特征在于其包括以下步骤：
在一基板上形成至少一贯孔；
在形成该贯孔之后，将一高密度内连线板固定在该基板上，其中该高密度内连线板遮盖该贯孔；
在该基板上形成一主体层，其中该主体层包覆该高密度内连线板；
在该主体层上形成一金属层；
在形成该主体层之后，形成至少一连接于该高密度内连线板与该基板之间的第一导电柱；以及
在形成该第一导电柱之后，图案化该基板与该金属层，以分别形成一外层线路层以及一线路层；其中将该高密度内连线板固定在该基板上的方法以及形成该主体层的方法包括：
在该基板上涂布或贴合一粘合层；
将该高密度内连线板粘合在该粘合层上；以及
在该基板上以及在该高密度内连线板上形成一绝缘层，其中该绝缘层覆盖该高密度内连线板。
12.根据权利要求11所述的线路板的制造方法，其特征在于其中所述的粘合层填满该贯孔，而形成该第一导电柱的方法包括：
移除该贯孔内的部分该粘合层；以及
在移除部分该粘合层之后以及在图案化该基板之前，对该贯孔进行通孔电镀。
13.根据权利要求11所述的线路板的制造方法，其特征在于其中形成该主体层的方法更包括：
在该高密度内连线板粘合在该粘合层上之后，在该绝缘层与该基板之间配置一基材，其中该基材具有一开口，而该高密度内连线板位于该开口内。
14.根据权利要求13所述的线路板的制造方法，其特征在于在形成该主体层之后，更包括形成至少一连接在该高密度内连线板与该金属层之间的第二导电柱，其中该基材为一半固化胶片。
15.根据权利要求13所述的线路板的制造方法，其特征在于其中形成该主体层的方法更包括在该基材与该基板之间配置一半固化胶片。
16.根据权利要求13所述的线路板的制造方法，其特征在于其中所述的基材为一线路基板，在形成该主体层之后，更包括形成至少一连接在该线路基板与该金属层之间的第二导电柱。
17.根据权利要求16所述的线路板的制造方法，其特征在于其中所述的高密度内连线板是切割一第一线路母板而形成，该线路基板是切割一第二线路母板而形成，该第一线路母板包括多个该高密度内连线板，而该第二线路母板包括多个该线路基板。
18.根据权利要求11所述的线路板的制造方法，其特征在于其中所述的高密度内连线板具有至少一接垫，该接垫遮盖该贯孔。
19.根据权利要求11所述的线路板的制造方法，其特征在于其中所述的高密度内连线板具有一内层线路层，该第一导电柱连接于该内层线路层。
CN201080021816.2A 2010-07-23 2010-07-23 线路板及其制造方法 Active CN102742367B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2010/001116 WO2012009831A1 (zh) 2010-07-23 2010-07-23 线路板及其制造方法

Publications (2)

Publication Number Publication Date
CN102742367A CN102742367A (zh) 2012-10-17
CN102742367B true CN102742367B (zh) 2015-04-22

Family

ID=45496427

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201080021816.2A Active CN102742367B (zh) 2010-07-23 2010-07-23 线路板及其制造方法

Country Status (2)

Country Link
CN (1) CN102742367B (zh)
WO (1) WO2012009831A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160007546A (ko) * 2013-05-14 2016-01-20 메이코 일렉트로닉스 컴파니 리미티드 부품내장기판의 제조방법 및 부품내장기판
US9799622B2 (en) * 2014-06-18 2017-10-24 Dyi-chung Hu High density film for IC package
US9368450B1 (en) * 2015-08-21 2016-06-14 Qualcomm Incorporated Integrated device package comprising bridge in litho-etchable layer

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1713315A (zh) * 2004-06-24 2005-12-28 日本特殊陶业株式会社 中间基板
CN1874648A (zh) * 2005-06-03 2006-12-06 日本特殊陶业株式会社 布线板以及布线板的制造方法
CN102045936A (zh) * 2009-10-14 2011-05-04 欣兴电子股份有限公司 线路板结构
CN102045964A (zh) * 2009-10-15 2011-05-04 欣兴电子股份有限公司 线路板的制作方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5127986A (en) * 1989-12-01 1992-07-07 Cray Research, Inc. High power, high density interconnect method and apparatus for integrated circuits
US6262579B1 (en) * 1998-11-13 2001-07-17 Kulicke & Soffa Holdings, Inc. Method and structure for detecting open vias in high density interconnect substrates
JP2001237542A (ja) * 2000-02-24 2001-08-31 Matsushita Electric Ind Co Ltd 配線基板
AU2001239090A1 (en) * 2000-03-31 2001-10-15 Dyconex Patente Ag Electrical connecting element and method of fabricating the same
TW511426B (en) * 2001-12-12 2002-11-21 Unicap Electronics Ind Corp Manufacturing method of printed circuit board with step-like high-density interconnection technology
US9003648B2 (en) * 2007-01-02 2015-04-14 Ormet Circuits, Inc. Methods to produce high density, multilayer printed wiring boards from parallel-fabricated circuits and filled vias
CN101784156B (zh) * 2009-01-19 2012-10-17 欣兴电子股份有限公司 线路板及其制作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1713315A (zh) * 2004-06-24 2005-12-28 日本特殊陶业株式会社 中间基板
CN1874648A (zh) * 2005-06-03 2006-12-06 日本特殊陶业株式会社 布线板以及布线板的制造方法
CN102045936A (zh) * 2009-10-14 2011-05-04 欣兴电子股份有限公司 线路板结构
CN102045964A (zh) * 2009-10-15 2011-05-04 欣兴电子股份有限公司 线路板的制作方法

Also Published As

Publication number Publication date
WO2012009831A1 (zh) 2012-01-26
CN102742367A (zh) 2012-10-17

Similar Documents

Publication Publication Date Title
CN103167727B (zh) 电路板及其制造方法
JP5082321B2 (ja) 多層プリント配線板及びその製造方法
CN103188882B (zh) 一种电路板及其制作方法
CN102119588B (zh) 元器件内置模块的制造方法及元器件内置模块
JP6795137B2 (ja) 電子素子内蔵型印刷回路基板の製造方法
CN103889168A (zh) 承载电路板、承载电路板的制作方法及封装结构
JP2016157919A (ja) 電子モジュールの作製方法及び電子モジュール
JP2008016817A (ja) 埋立パターン基板及びその製造方法
KR20160059125A (ko) 소자 내장형 인쇄회로기판 및 그 제조방법
JP2010157664A (ja) 電気・電子部品内蔵回路基板とその製造方法
CN102742367B (zh) 线路板及其制造方法
KR100704920B1 (ko) 범프기판을 이용한 인쇄회로기판 및 제조방법
JP2013540368A (ja) 印刷回路基板及びその製造方法
KR101701380B1 (ko) 소자 내장형 연성회로기판 및 이의 제조방법
JP2015050309A (ja) 配線基板の製造方法
US20160353572A1 (en) Printed circuit board, semiconductor package and method of manufacturing the same
KR101154739B1 (ko) 인쇄회로기판 및 그의 제조 방법
TW200539772A (en) Circuit board with multi circuit layers and method for fabricating the same
CN103458629A (zh) 多层电路板及其制作方法
JP4899409B2 (ja) 多層プリント配線基板及びその製造方法
US9204561B2 (en) Method of manufacturing a structure of via hole of electrical circuit board
CN104684281B (zh) 电路板***的制作方法及电路板***
KR101154588B1 (ko) 인쇄회로기판 및 이의 제조 방법
TWI399149B (zh) 線路板及其製造方法
CN107731698B (zh) 集成电路封装件、封装基板及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant