CN102723360A - 半绝缘外延的碳化硅及相关的宽带隙晶体管 - Google Patents
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Abstract
一种半绝缘外延层的制造方法，该方法包括向衬底或形成在衬底上的第一外延层注入硼离子，以在该衬底的表面上或在该第一外延层的表面上形成注入硼的区域，以及在该衬底的注入硼的区域上或在该第一外延层的注入硼的区域上生长第二外延层，以形成半绝缘外延层。
Description
相关申请的交叉引用
本申请基于并要求2006年6月19日提交的第60/805,139号美国临时申请的优先权，在此将其全文内容整体引入作为参考。
技术领域
本发明一般涉及半导体器件以及制造方法，具体地说，涉及利用了碳化硅半绝缘层的半导体器件。
发明内容
本发明的一个方面提供了一种半绝缘外延层的制造方法。该方法包括：向衬底或在所述衬底上形成的第一外延层注入硼离子，以在所述衬底的表面上或所述第一外延层的表面上形成注入硼的区域；以及在所述衬底的所述注入硼的区域上或在所述第一外延层的所述注入硼的区域上生长第二外延层，以形成半绝缘外延层。
本发明的另一方面提供了一种微电子器件。该器件包括衬底和在衬底上形成的半绝缘碳化硅外延层。该半绝缘的碳化硅外延层包括硼和与硼有关的D-中心缺陷。该微电子器件还包括形成在半绝缘的碳化硅层上的第一半导体器件。该半绝缘的外延碳化硅层是这样形成的，通过用硼离子注入所述衬底或注入形成在所述衬底上的第一外延层以在所述衬底的表面上或所述第一外延层的表面上形成注入硼的区域，并且通过在所述衬底的所述注入硼的区域上或在所述第一外延层的所述注入硼的区域上生长第二外延层。
附图说明
图1为根据本发明实施方案的SiC MOSFET器件的示意性剖视图；
图2为依据本发明的实施方案在同一个SiC芯片上形成的第一半导体器件和第二半导体器件的示意性剖视图；
图3A-3C描述了依据本发明的实施方案形成半绝缘外延层的各个步骤，其中衬底被用作为硼源；
图4A-4D示出了依据本发明另一个实施方案形成半绝缘外延层的各个步骤，其中形成在衬底上的外延层被用作为硼源；
图5A-5D示出了依据本发明可选实施方案形成半绝缘外延层的各个步骤，其中形成在衬底上的外延层被用作为硼源；
图6A-6D示出了依据本发明另一个实施方案形成半绝缘（SI）外延层的各个步骤，其中形成在衬底上的外延层被用作为硼源，并且在外延层的表面上施加掩模材料；以及
图7A-7E示出了依据本发明又一实施方案形成半绝缘(SI)外延层的各个步骤，其中形成在衬底上的外延层被用作为硼源，并且在注入硼的区域上施加掩模材料。
具体实施方式
图1为根据本发明实施方案的SiC MOSFET器件的示意性剖视图。器件10包括衬底12(例如，n+6H碳化硅)，在其上形成有（例如通过外延生长）半绝缘的碳化硅外延层13。在半绝缘(SI)碳化硅外延层13上形成p–碳化硅层14。p-碳化硅层14包括分级注入区17，例如n型漂移区。
在p-碳化硅层14上形成源极/本体S和漏极D，包括例如n+源极区的源极/本体S具有接触区域20、n+源极井21和p+本体触点22，包括例如n+漏极区的漏极D具有接触区域15和n+漏极井16。氧化硅层18与栅极和接触区域19一起也形成在p-碳化硅层14上。
在一个实施方案中，MOSFET器件10的所有层都是外延生长的。在一个实施方案中，SI SiC层13通过下面段落内容中所详细描述的多种方法中的一种形成。
图2为依据本发明的实施方案在同一个SiC芯片40上形成的第一半导体器件44和第二半导体器件49的示意性剖视图。如图2所示，SiC芯片40包括衬底41（例如n+型衬底）和SI层42（例如外延层）。适当地，提供可选的浅沟槽隔离(STI)43（例如为了形成器件），以分隔开第一半导体器件44和第二半导体器件49(例如，为了电隔离)。
在一个实施方案中，第一半导体器件44是竖直双极结晶体管(BJT)，第二半导体器件49是竖直结型场效应晶体管(JFET)。BJT器件44包括各种部件，例如n-型集电极45、n+型子集电极46、p-型基底47和n+型发射极48。竖直JFET 49包括各种部件，例如源极层50。源极层50可以为，例如n+型层。竖直JFET 49还包括可以为p+型层的栅极区51和52以及可以为n+型层的漏极区53。在漏极区53中提供接触点54。
图2中的器件44和49都仅仅是可在SI层42上形成的器件的示例性器件。利用SI外延，这些竖直功率器件都能够被集成在同一个芯片上作为侧功率器件或侧控制电路，这形成了SiC中的复杂、多功能(例如，功率调节，控制，增益)单片电路的基础，也被称为"智能功率IC"。各种器件的详细介绍出现于Casady等人的第7,009,209号美国专利，其名为"Silicon Carbide and Related Wide-Bandgap Transistors on Semi-Insulating Epitaxy for High Speed,High Power Applications(半绝缘外延的碳化硅以及相关宽带隙晶体管在高速高功率方面的应用)"，其全部内容在此整体引入作为参考。
首先，可实现器件之间的电隔离。通过在质量更高且价格更低的传导性4H SiC衬底上生长半绝缘外延层，从而改善了技术性能和成本。第二，利用SiC而不是硅绝缘体(SOI)可更好地实现较高功率密度的集成电路，这是因为半绝缘SiC外延层的热传导率比SOI中使用的SiO2的热传导率要高得多。因此，能够更有效地除去多余的热量。例如，基于它们的热传导率的比率，SI SiC缓冲层每单位面积能够传导的热量是用于SOI中的典型的二氧化硅缓冲层的高达231倍。
下面的段落中介绍了生长SI SiC外延膜的各种方法。一种方法包括利用与硼相关的D-中心，以在SiC外延层的生长过程中补偿浅氮施主。在所有已研究的各种类型的SiC中均检测到D-中心，约在SiC的价带之上约0.7eV。与硼相关的D-中心也被称作"点缺陷"，其与SiC晶体中占据了硅取代位置的硼原子相关。
不同类型的碳化硅(例如，6H SiC和4H SiC)在半导体器件中会带来不同的特性，因而会有不同的应用。例如6H SiC和4H SiC之间的一个不同之处在于它们的带隙：6H SiC的带隙是大约2.9eV，而4H SiC的带隙大约为3.2eV。它们之间0.3eV的差异造成了它们典型地适于不同的应用。例如，4H SiC因为具有更大的带隙而常常优选为用于高压或高功率应用，而对于6H SiC，例如由于其在光发射二极管中的普遍商业应用而优选为用于一些应用中。现在发现本发明在所有的SiC类型中均比较好地工作。
硼的很多不同的固体源都可以用于形成包含与硼相关的D-中心的补偿外延层。除了固体掺杂源之外，硼的固体源还可以位于衬底中、其他相邻的外延层中或该外延层自身内。在一个实施方案中，通过扩散将硼传输到补偿外延层内。硼的扩散和随之形成的期望的D-中心缺陷能够在衬底上或者在衬底上先生长的邻近的传导外延层上生长补偿外延层的过程中发生。
一种用于扩散的预处理是将硼注入到衬底的表面和/或第一传导外延层。注入的材料对晶体结构的破坏促进了硼的不规则快速扩散和更高效率地形成D-中心。
在一个实施方案中，可利用将硼直接注入目标外延层本身的同质方法。在另一个实施方案中，可利用在相邻的SiC材料中的固体源掺杂的异质方法。如果首先生长外延层，再将硼注入该层，那么硼将在随后的热退火步骤中重新分布并形成D-中心。无论是异质的实施方案还是同质的实施方案，都将使器件包含外延生长的碳化硅半绝缘薄膜。
图3A-3C描述了依据本发明的实施方案形成半绝缘(SI)外延层的各个步骤。在该实施方案中，衬底可以用作为硼源。首先，提供如图3A所示的衬底60。衬底60可包含碳化硅。该衬底可以是，例如p型SiC衬底。用硼离子轰击衬底60的表面，以在衬底60中形成注入硼的区域61，如图3B所示。在形成注入硼的区域61之后，在注入硼的区域61上生长外延层。在一个实施方案中，外延层的生长是在约1500℃到1700℃之间的温度下进行的，例如，在大约1小时到大约3小时的时间内（例如大约1小时）温度约为1600℃。在一个实施方案中，外延层62是n型外延层。在外延层62的生长过程中，硼区域61内的硼扩散到外延层62中，从而形成半绝缘外延层62，如图3C所示。注入硼的区域61作为硼的源，并且注入硼的区域61中的硼扩散到在注入硼的区域61上生长的外延层中。硼扩散进入外延层62形成了与硼相关的D中心，D中心补偿了浅施主。当与生成的外延层62的表面接近的材料是n型时，更接近于注入硼衬底的界面的轮廓表现为彻底地转变为p型。
图4A-4D示出了依据本发明另一个实施方案形成半绝缘(SI)外延层的各个步骤。在该实施方案中，在衬底上形成外延层，即，邻近于衬底的外延层可用作为硼源。如图4A所示，提供衬底70。衬底70可以包含碳化硅。该衬底可以是任何类型的，例如p型SiC衬底。如图4B所示，在衬底70上形成第一外延层71。在一个实施方案中，第一外延层71是n型外延层。在第一外延层71形成之后，用硼离子轰击第一外延层71的表面，从而在第一外延层71中形成注入硼的区域72，如图4C所示。在注入硼的区域72形成之后，在注入硼的区域72上生长第二外延层74。在一个实施方案中，第二外延层74的生长是在约1500℃-1700℃之间的温度下进行的，例如在大约1小时到大约3小时的时间内（例如大约1小时的时间内）大约1600℃的温度下。在一个实施方案中，第二外延层74是n型外延层。在第二外延层74的生长过程中，硼区域72中的硼扩散进入第一外延层71中，从而形成半绝缘层73，并且硼区域72中的硼扩散进入第二外延层74，从而形成半绝缘外延层74，如图4D所示。注入硼的区域72作为硼的源，并扩散进入第一和第二外延层。硼扩散进入第一外延层71和第二外延层74，从而在第一外延层和第二外延层中均形成了与硼相关的D中心。结果是形成SI层73和74，分别低于和高于注入硼的区域72。
图5A-5D示出了依据本发明再一个实施方案形成半绝缘(SI)外延层的各个步骤。图5A-5D展示了图3A-3C和图4A-4D中所描述的实施方案的同质替代的实施方案。在该实施方案中，与图4A-4D中描述的实施方案相似，在衬底上形成外延层，即，邻近于衬底的外延层可用作为硼源。如图5A所示，提供衬底80。衬底80可以包含碳化硅。该衬底可以是任何类型的，例如p型SiC衬底。在衬底80上形成外延层81，如图5B所示。在一个实施方案中，外延层81是n型外延层。在第一外延层81形成之后，用硼离子轰击外延层81的表面，从而在外延层81中形成注入硼的区域82，如图5C所示。在一个实施方案中，该外延层的生长是在大约1500℃-1700℃之间的温度下进行的，例如在大约1小时到大约3小时的时间内（例如大约1小时的时间内）大约1600℃的温度下。硼区域82中的硼扩散进入外延层81，从而形成半绝缘层83，如图5D所示。注入硼的区域82作为硼的源，并扩散进入形成在衬底80上的外延层81。硼扩散进入外延层，从而在外延层81中形成了与硼相关的D中心，从而得到SI层83。可选地，在形成SI层83之后，剩余的注入硼的区域82可以利用诸如现有技术中已知的任意蚀刻技术去除。所得到的SI层被指定为p型，也就是说相比于下面的衬底，必须被更重地p型掺杂。
图6A-6D示出了依据本发明另一个实施方案形成半绝缘(SI)外延层的各个步骤。图6A-6D示出的实施方案是图5A-5D所示方法的变体。在该实施方案中，与图5A-5D中描述的实施方案相似，在衬底上形成外延层，即，邻近于衬底的外延层可用作为硼源。但是，在该实施方案中，在外延层的表面上施加掩模材料。特别地，提供衬底90，如图6A所示。衬底90可以包含碳化硅。衬底90可以是任何类型，例如n+型SiC衬底。在衬底90上形成外延层91，如图6A所示。在一个实施方案中，外延层91是n型外延层。在第一外延层91形成之后，在外延层91的表面上施加掩模材料92，从而在外延层91的表面上形成被掩盖的区域和未被掩盖的区域。在外延层91的表面上施加掩模材料92之后，如图6B所示，通过例如蚀刻外延层91的未被掩盖的(未被保护的)区域形成沟槽93。在沟槽93形成之后，用硼离子轰击其上沉积有掩模材料92的外延层91的表面。除了作为用于选择性蚀刻以形成沟槽93的掩模之外，掩模材料92还可以被选为用来防止注入到外延层91被掩盖的区域之下。这样，掩模材料92还可用作为"掺杂物掩模"，从而在外延层的选择区域注入掺杂材料。然而，如果掩模材料92不是掺杂物掩模，那么掩模材料92可被去除，并且可在外延层91的表面上施加适合作为掺杂物掩模的另外一种掩模材料。硼离子撞击外延层91未受保护的区域，包括沟槽93的底部和沟槽93侧壁。结果是，在外延层91的沟槽93中形成注入硼的区域94，如图6C所示。在注入硼的区域94形成之后，除去掩模材料94，如图6D所示，并且进行高温退火过程，导致硼更深地扩散到外延层91中。在一个实施方案中，该退火过程是在大约1小时到大约3小时的时间内大约1500℃-大约1700℃之间的温度下进行的。在一个实施例中，退火过程是在大约1小时的时间内、大约1600℃的温度下进行的。硼扩散进入外延层91又导致了D中心的产生，从而产生了半绝缘外延层95。硼注入到沟槽93的侧壁内是与沟槽的注入相关联的现象，这有助于硼横向扩散到沟槽93形成的通道中。使用上述方法的例子已在Casady等人的第6,767,783号美国专利中描述，题名为"Self-Aligned Transistor and DiodeTopologies in Silicon Carbide Through the Use of Selective Epitaxy orSelective implantation(通过使用选择性外延或选择性注入得到的碳化硅的自对准晶体管和二极管拓扑)"，其全文内容在此整体引入作为参考。通道的尺寸应该与期望的硼扩散长度以及产生与硼相关的D中心的范围相符，这大约为几个微米的量级。
上述方法的变体可利用轻n型外延层91，其厚于期望的硼扩散深度，而该深度还决定了D中心补偿的深度，并因此决定了所形成的半绝缘外延层95的厚度。结果是，在衬底90和半绝缘外延层95之间的半导体的残余物被残留的n型外延层91占有。
图7A-7E示出了依据本发明另一实施方案形成半绝缘(SI)外延层的各个步骤。图7A-7D示出的实施方案是图4A-4D所示方法的变体。在该实施方案中，与图4A-4D中描述的实施方案相似，在衬底上形成的外延层（即，邻近于衬底的外延层）可用作为硼源。然而，在该实施方案中，在注入硼的区域的表面上施加掩模材料。特别地，提供衬底100，如图7A所示。衬底100可以包含碳化硅。衬底100可以是任何类型，例如n+型SiC衬底。在衬底100上形成外延层101，如图6A所示。在一个实施方案中，外延层101是n型外延层。在外延层101形成之后，用硼离子轰击外延层101的表面，以形成注入硼的区域102，如图7B所示。在外延层101的注入硼的区域102上施加掩模材料103，从而在外延层101的表面上限定出掩盖的区域和未掩盖的区域。在施加掩模材料103之后，通过例如蚀刻外延层101的未掩盖(未保护)区域和注入硼区域102的未掩盖区域形成沟槽104，如图7C所示。
在沟槽104形成之后，去除掩模材料103，并且在外延层101上和注入硼的区域102上生长另一外延层105，如图7D所示。这是利用填充沟槽104并在沟槽104之上进行自平坦化的过程而完成的。在外延层105生长过程中，注入硼的区域102中的硼扩散进入外延层101和105，并产生D中心，以产生半绝缘外延层106，如图7E所示。
上述方法可用于制造各种器件，Lin Cheng和Michael S.Mazzola于2005年8月8日提交的11/198,298号美国专利申请，名为"Vertical-Trench Junction Field-Effect Transistor Having EpitaxiallyGrown Drift,Buried Gate and Guard Rings,Self-Planarized Channel andSource Regions in Silicon Carbide（具有外延生长的漂移区、掩埋的栅极和保护环的竖直沟槽结型场效应晶体管，自平坦化通道以及碳化硅中的源区）"，其中描述了上述方法的例子，在此将其全文引入作为参考。通道的尺寸应该与期望的硼扩散长度以及产生与硼相关的D中心的范围相符，这大约为几个微米的量级。
上述方法的变体利用了轻n型外延层101，其厚于期望的硼扩散深度，而该深度还决定了D中心补偿的深度，并因此决定了所形成的半绝缘外延层106的厚度。结果是，在衬底100和半绝缘外延层106之间的半导体的残余物被残留的n型外延层101占有。
在一个实施方案中，为了将硼注入衬底或邻近的外延层，用能量为约80keV到160KeV之间的硼离子轰击衬底或邻近的外延层。在一个实施方案中，利用总剂量为1.23×1015cm-2的三能量(80keV、115keV和160keV)硼注入方案，以形成富硼的近表面层。
本发明的多个实施方案可以应用于紧凑、固态的电视发射器和雷达发射器，该电视发射器和雷达发射器由很高频率(VHF)操作到高于X频带(10GHz)。本发明的多个实施方案还可以应用于军事应用，例如在先进的军用飞行器中使用的机载雷达***。商业应用包括在电视发射站、移动电话基站以及用于电话、音频和图像传输的卫星通讯连接中使用本发明的实施方案。此外，使用小型直流-直流(DC-DC)转换器和马达驱动电路的有效功率开关也可以利用本发明实施方案的优点，例如，混合电力车和荧光照明稳流器。
虽然本发明的各种实施方案被做了上述的描述，但是其应当理解为举例性而非限制。本领域技术人员通过阅读很容易在形式和细节上进行各种修改而不脱离本发明的原理和真实范围。事实上，在阅读上述说明后，本领域技术人员很容易想到使用等同的技术方案。因此，本发明应该不限于上述的各种示例性的实施方案。
而且，与半导体领域使用的具有复杂的本质的相关方法和器件类似，本发明的方法和器件经常通过实验确定合适的操作参数值达到最佳效果，或通过进行计算机模拟来达到最佳的设计以用于特定的应用。因此，所有合适的修改、组合和等同的技术方案都应该认为落入了本发明的原理和范围。
另外，应该理解所有的附图仅仅为示例性说明的目的。本发明的方法和器件具有充分的灵活性和可配置性，所以可以以有别于附图的其他方式使用。
进一步地，摘要中所公开的技术内容的目的在于帮助美国专利商标局和公众，特别是对于专利或法律术语、措辞不太熟悉的科学工作者、工程师以及该领域的从业者能够快速对本发明的本质有大略的认识。摘要中所公开的内容不应理解为对本发明的范围的限制。
Claims (22)
1.一种半导体器件，包括：
衬底；
可选的第一外延层，位于所述衬底上；
第二外延层，位于所述衬底上或所述第一外延层上，并具有与所述衬底或所述第一外延层接触的下表面；以及
半绝缘区域，在所述第二外延层中并邻近于所述第二外延层的所述下表面，其中，所述半绝缘区域包括与硼相关的D中心。
2.如权利要求1所述的半导体器件，还包括注入硼的区域，所述注入硼的区域处在所述第一外延层中或所述衬底中，并邻近于所述半绝缘区域。
3.如权利要求1所述的半导体器件，其中所述器件包括所述第一外延层。
4.如权利要求3所述的半导体器件，其中所述第一外延层为n型外延层。
5.如权利要求1所述的半导体器件，其中所述第二外延层为n型外延层。
6.如权利要求1所述的半导体器件，其中所述衬底、所述第一外延层和第二外延层中的每个均包括SiC。
7.如权利要求3所述的半导体器件，还包括一个或多个沟槽，所述沟槽形成在所述第一外延层中，所述一个或多个沟槽中的每个均包括下表面和侧壁，其中所述第一外延层的上表面邻近于所述一个或多个沟槽，并且其中所述第二外延层填充所述沟槽，并在所述沟槽上形成自平坦化层。
8.如权利要求7所述的半导体器件，其中所述半绝缘区域邻近于所述一个或多个沟槽的所述下表面。
9.如权利要求7所述的半导体器件，其中所述半绝缘区域邻近于所述第一外延层的所述上表面。
10.如权利要求1所述的半导体器件，其中所述器件为竖直双极结型晶体管或竖直结型场效应晶体管。
11.一种单片集成电路，包括：
衬底；
半绝缘外延层，位于所述衬底上；
第一半导体器件，位于所述半绝缘外延层上；
第二半导体器件，位于所述半绝缘外延层上，并邻近于所述第一半导体器件。
12.如权利要求11所述的单片集成电路，其中所述衬底为传导性衬底。
13.如权利要求11所述的单片集成电路，其中所述第一半导体器件为竖直双极结型晶体管（BJT），所述第二半导体器件为竖直结型场效应晶体管（JFET）。
14.如权利要求11所述的单片集成电路，还包括在所述第一半导体器件和所述第二半导体器件之间穿过所述半绝缘外延层的沟槽，其中所述沟槽将所述第一半导体器件与所述第二半导体器件电隔离。
15.如权利要求11所述的单片集成电路，其中所述半绝缘外延层包括与硼相关的D中心。
16.如权利要求11所述的单片集成电路，还包括注入硼的区域，所述注入硼的区域处在所述第一外延层中或所述衬底中，并邻近于所述半绝缘区域。
17.如权利要求11所述的单片集成电路，其中所述衬底、所述半绝缘外延层、所述第一半导体器件和所述第二半导体器件中的每个均包括SiC。
18.如权利要求11所述的单片集成电路，还包括注入硼的区域，所述注入硼的区域处在所述衬底中，并邻近于所述半绝缘外延层。
19.如权利要求11所述的单片集成电路，其中所述第一半导体器件为竖直器件，所述第二半导体器件为侧器件。
20.如权利要求11所述的单片集成电路，还包括由半导体材料形成的第一外延层，所述第一外延层位于所述半绝缘外延层和所述衬底之间。
21.如权利要求20所述的单片集成电路，其中所述衬底为p型衬底，所述第一外延层为n型外延层。
22.如权利要求11所述的单片集成电路，还包括由半导体材料形成的第二外延层，所述第二外延层位于所述半绝缘外延层上。
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