CN102637725A - 采用Bipolar低压工艺实现的器件及其制造方法 - Google Patents

Abstract

本发明提供一种采用Bipolar低压工艺实现的器件及其制造方法，通过在耐高压器件区域中形成轻掺杂区，轻掺杂区朝向所述集电区的一侧超出所述上隔离区一定宽度，地极引线朝向所述集电区的一侧超出所述轻掺杂区一定宽度，避免了器件在高压工作中大量电荷聚集于上隔离区顶角位置，防止电荷聚集引起的击穿问题。耐高压器件区域的氮化硅层与钝化层结合，能够有效防止可动离子进入高压器件结构中的强电场区而造成污染，保证此高压器件的高温高压可靠性，通过在所述低压器件区域的外延层表面和所述耐高压器件区域中下隔离区***的外延层表面形成轻掺杂层，缩小了低压器件区域中下隔离区与低压器件区域的集电区和基区的水平距离，提高集成度。

Description

采用Bipolar低压工艺实现的器件及其制造方法

技术领域

本发明涉及一种半导体制造技术领域，尤其涉及一种同时具有低压器件和耐高压器件的采用Bipolar低压工艺实现的器件及其制造方法。

背景技术

传统的Bipolar(双极)工艺平台分类，一般以该工艺平台制造出来的标准NPN晶体管可承受的最大工作电压来制定；标准NPN晶体管的最大工作电压由集电区(C极)到发射区(E极)的耐压(即CE耐压)决定，CE耐压主要由外延厚度及电阻率决定，基区浓度及结深也会影响；外延厚度决定了隔离规则及工艺，而隔离规则及工艺又决定了版图面积；所以Bipolar低压工艺平台，对应外延厚度薄，隔离间距小，版图面积小，集成度高，如1.5μm线宽5V耐压工艺平台；Bipolar高压工艺平台，对应外延厚度厚，隔离间距大，版图面积大，集成度低，如4μm线宽60V耐压工艺平台。传统的Bipolar工艺采用PN结隔离，工艺平台耐压在5～60V之间，耐压大于60V，考虑到芯片面积和制造难度，一般用其它工艺替代，如介质隔离工艺。

为了提高设计电路的市场竞争力，部分专用集成电路会把不同模块整合到同一芯片上以提高集成度降低封装成本，但不同模块之间耐压往往有所区别，选择制造工艺平台时，需要选择适合高压模块制造工艺平台。整合的高低压模块，一般低压模块为控制电路，高压模块为输出输入电路。如果高低压模块耐压差别大或低压模块电路相对多，采用高压工艺平台制造原来用低压工艺平台制造的低压模块，会导致低压模块占芯片面积的大幅度增大。为此，高低压模块集成到同一芯片上会导致比高低压分别制造的芯片面积变大，部分抵消了通过整合高低压模块提高集成度的有益效果。

低压控制电路模块工作电压一般为3～7V，可采用2μm以下线宽5～15V耐压工艺平台制造，此类工艺平台外延厚度2.5～4μm之间，可实现标准NPN晶体管CE耐压在7～20V左右，隔离耐压在30-50V左右，就可以满足电路要求。为了实现高压模块部分高的工作电压，可以采用三极管或二级管反向串联的方式来实现；但考虑隔离耐压及电路高温工作可靠性问题，此反向串联耐压不宜超过隔离耐压的50％；为此传统的低压工艺平台，为保证电路工作可靠性，可实现反向串联耐压在25V以下。高温工作可靠性失效表现为，此类电路在高温高压工作时，高压加到隔离PN结处电场强度很大，会导致热载流子注入现象，从而引起隔离PN结漏电偏大，同时芯片内部或外部进入可动离子的影响，会恶化漏电问题，导致电路功能失效。

发明内容

本发明的目的是提供一种同时具有低压器件和耐高压器件的采用Bipolar低压工艺实现的器件及其制造方法。

本发明提供一种采用Bipolar低压工艺实现的器件，所述采用Bipolar低压工艺实现的器件包括低压器件区域和耐高压器件区域；所述低压器件区域和耐高压器件区域均包括：半导体衬底和位于其上的外延层；埋层和下隔离区，所述埋层和下隔离区位于所述半导体衬底和外延层相接处；上隔离区，所述上隔离区位于所述下隔离区上的外延层中，所述上隔离区与所述下隔离区相连；集电区、基区和发射区，所述集电区、基区和发射区位于所述外延层中，所述发射区位于所述基区中，所述集电区与所述埋层相连；表面轻掺杂层，所述表面轻掺杂层位于所述低压器件区域的外延层表面和所述耐高压器件区域中下隔离区***的外延层表面；所述耐高压器件区域还包括有轻掺杂区，所述轻掺杂区位于上隔离区的上方的外延层中，所述轻掺杂区与上隔离区相连并向所述基区方向延伸。

进一步的，所述采用Bipolar低压工艺实现的器件还包括：第一互连层，位于所述外延层上，包括第一层间介质层、第一互连线，所述第一层间介质层在所述基区、集电区、发射区上形成有若干第一接触孔，第一互连线通过第一接触孔与所述基区、集电区、发射区相连；第二互连层，位于所述第一互连层上，包括第二层间介质层、第二互连线和钝化层，在所述第二层间介质层上形成有若干第二接触孔，所述第二互连线通过第二接触孔与所述第一互连线相连，所述钝化层位于所述第二互连线上；所述耐高压器件区域还包括有地极引线和氮化硅层，所述地极引线通过第一接触孔与所述轻掺杂区相连，所述氮化硅层位于所述第一层间介质层上；在所述耐高压器件区域中，所述集电区环绕所述基区设置，所述基区、集电区和发射区均由所述第二互连线引出；在所述低压器件区域中，所述基区、集电区和发射区由所述第二互连线或第一互连线引出。

进一步的，所述钝化层包括氮化硅薄膜层。

进一步的，在所述耐高压器件区域中，所述地极引线朝向所述集电区的一侧超出所述轻掺杂区。

进一步的，在所述耐高压器件区域中，所述地极引线朝向所述集电区的一侧超出所述轻掺杂区的宽度大于3μm，所述地极引线到所述集电区的距离小于所述集电区到所述轻掺杂区的距离一半。

进一步的，所述外延层厚度为2.5μm～4μm，所述外延层电阻率为1.0Ω·cm～2.2Ω·cm。

进一步的，所述半导体衬底、下隔离区、上隔离区、轻掺杂区和基区的掺杂类型为P型，所述外延层、表面轻掺杂层、埋层、发射区和集电区的掺杂类型为N型。

进一步的，所述轻掺杂区的宽度大于上隔离区的宽度，所述轻掺杂区的表面浓度小于上隔离区的表面浓度。

进一步的，所述轻掺杂区的表面浓度比所述上隔离区的表面浓度低两个数量级。

进一步的，在所述耐高压器件区域中，所述轻掺杂区与所述集电区的水平距离大于8μm。

进一步的，在所述耐高压器件区域中，所述轻掺杂区朝向所述集电区的一侧超出所述上隔离区的宽度为0.5μm～2μm。

进一步的，在所述低压器件区域中，所述上隔离区与所述集电区的水平距离为3μm～4μm，所述上隔离区与所述基区的水平距离为3μm～4μm。

进一步的，所述表面轻掺杂层的掺杂浓度高于所述外延层的掺杂浓度。

进一步的，所述表面轻掺杂层的浓度比所述外延层的掺杂浓度高一个数量级。

本发明还提供一种采用Bipolar低压工艺实现的器件的制造方法，所述采用Bipolar低压工艺实现的器件包括低压器件区域和耐高压器件区域，所述制造方法包括：

提供半导体衬底，在所述半导体衬底和外延层相接处形成埋层和下隔离区，并在所述半导体衬底上形成外延层；

在所述低压器件区域的外延层表面和所述耐高压器件区域中下隔离区***的外延层表面形成表面轻掺杂层；

在低压器件区域和耐高压器件区域的外延层中形成集电区、基区、发射区和上隔离区，所述集电区、基区和发射区位于所述外延层中，所述发射区位于所述基区中，所述集电区与所述埋层相连，所述上隔离区位于所述下隔离区上的外延层中，所述上隔离区与所述下隔离区相连，在所述耐高压器件区域中，所述集电区环绕于所述基区***；

在所述耐高压器件区域的外延层中形成轻掺杂区，所述轻掺杂区位于上隔离区上方的外延层中，所述轻掺杂区与上隔离区相连并向所述基区方向延伸。

进一步的，在形成轻掺杂区的步骤之后，Bipolar低压工艺中的器件的制造方法还包括：

在所述低压器件区域和耐高压器件区域的外延层上形成第一互连层，所述第一互连层包括第一层间介质层和第一互连线，所述第一层间介质层在所述基区、集电区以及发射区上均形成有若干第一接触孔，第一互连线通过第一接触孔与所述基区、集电区以及发射区相连，并在所述耐高压器件区域中形成地极引线和氮化硅层，所述地极引线通过第一接触孔与所述轻掺杂区相连，在耐高压器件区域中，所述氮化硅层位于所述第一层间介质层上，所述第一层间介质层在所述上隔离区上还形成有第一接触孔，所述第一互连层还包括位于第一层间介质层上的氮化硅层；

在所述低压器件区域和耐高压器件区域的第一互连层上形成第二互连层，所述第二互连层包括第二层间介质层、第二互连线和钝化层，在所述第二层间介质层上形成有若干第二接触孔，所述第二互连线通过第二接触孔与所述第一互连线相连，所述钝化层位于所述第二互连线上，所述耐高压器件区域中所述基区、集电区和发射区均由所述第二互连线引出，所述低压器件区域中所述基区、集电区和发射区由所述第二互连线或第一互连线引出。

进一步的，所述钝化层包括氮化硅薄膜层。

进一步的，在所述耐高压器件区域中，所述地极引线朝向所述集电区的一侧超出所述轻掺杂区。

进一步的，在所述耐高压器件区域中，所述地极引线朝向所述集电区的一侧超出所述轻掺杂区的宽度大于3μm，所述地极引线到所述集电区的距离小于所述集电区到所述轻掺杂区的距离一半。

进一步的，所述外延层厚度为2.5μm～4μm，所述外延层电阻率为1.0Ω·cm～2.2Ω·cm。

进一步的，所述半导体衬底、下隔离区、上隔离区、轻掺杂区和基区的掺杂类型为P型，所述外延层、表面轻掺杂层、埋层、发射区和集电区的掺杂类型为N型。

进一步的，所述轻掺杂区的宽度大于上隔离区的宽度，所述轻掺杂区的表面浓度小于上隔离区的表面浓度。

进一步的，所述轻掺杂区的表面浓度比上隔离区的表面浓度低两个数量级。

进一步的，在所述耐高压器件区域中，所述轻掺杂区与所述集电区的水平距离大于8μm。

进一步的，在所述耐高压器件区域中，所述轻掺杂区朝向所述集电区的一侧超出所述上隔离区的宽度为0.5μm～2μm。

进一步的，在所述低压器件区域中，所述上隔离区与所述集电区的水平距离为3μm～4μm，所述上隔离区与所述基区的水平距离为3μm～4μm。

进一步的，所述表面轻掺杂层的掺杂浓度高于所述外延层的掺杂浓度。

进一步的，所述表面轻掺杂层的浓度比所述外延层的掺杂浓度高一个数量级。

综上所述，利用本发明制造出的Bipolar低压工艺中具有低压器件和耐高压器件的器件，在高低压模块整合电路设计中，在常规Bipolar 15V及以下低压工艺平台上，制造出小面积低压器件的同时，通过整合高低压工艺流程，制造出Bipolar低压工艺中一种耐高压器件的结构，通过对多个所述Bipolar低压工艺中耐高压器件反向串联，可实现串联升压最高达200V的高压模块与低压模块的整合，并可实现高压模块电压可达100V的电路功能，同时满足高温可靠性要求。

附图说明

图1为本发明一实施例中采用Bipolar低压工艺实现的器件的结构示意图。

图2为本发明一实施例中采用Bipolar低压工艺实现的器件的流程示意图。

具体实施方式

为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。

其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应以此作为对本发明的限定。

本发明的核心思想在于，在耐高压器件区域中，在环绕所述集电区的上隔离区上形成掺杂浓度低的轻掺杂区，且所述轻掺杂区的宽度大于所述上隔离区的宽度，所述地极引线的宽度大于所述轻掺杂区的宽度，进一步的所述轻掺杂区朝向所述集电区的一侧超出所述上隔离区一定宽度，所述地极引线朝向所述集电区的一侧超出所述轻掺杂区一定宽度，从而避免器件在高压工作中大量电荷聚集于上隔离区顶角位置，防止电荷聚集引起的击穿间题，从而提高了器件的性能。同时，所述第一层间介质层上的氮化硅层与含氮化硅薄膜层的钝化层结合，能够有效防止可动离子进入高压器件结构中的强电场区而造成污染，以保证此高压器件的高温高压可靠性，此外，通过在所述低压器件区域的外延层表面和所述耐高压器件区域中下隔离区***的外延层表面形成轻掺杂层，从而缩小了低压器件区域中下隔离区与低压器件区域的集电区和基区的水平距离，实现低压器件区域小面积晶体管制造。

图1为本发明一实施例中采用Bipolar低压工艺实现的器件的结构示意图。结合上述核心思想及图1，本发明提供一种采用Bipolar低压工艺实现的器件，采用Bipolar低压工艺实现的器件包括以下结构：半导体衬底100，外延层114，埋层，下隔离区，上隔离区，集电区，基区，发射区，表面轻掺杂层125，第一互连层，第二互连层，轻掺杂区105、地极引线112和氮化硅层100。

其中，所述采用Bipolar低压工艺实现的器件分为低压器件区域和耐高压器件区域，所述低压器件区域和耐高压器件区域均包括半导体衬底100和外延层114，所述外延层114位于所述半导体衬底100上；在所述低压器件区域中，具体包括集电区106a、发射区107a、基区108a、埋层102a、上隔离区104a以及下隔离区103a和表面轻掺杂层125；所述耐高压器件区域中，具体包括集电区106b、发射区107b、基区108b、埋层102b、上隔离区104b、下隔离区103b和轻掺杂区105；所述低压器件区域和耐高压器件区域均包括第一互连层和第二互连层，所述第一互连层包括第一介质层109、第一接触孔121和第一互连线113，与高压器件区域对应地极引线112和氮化硅层110；所述第二互连层包括第二介质层111、第二接触孔124、第二互连线115和钝化层116。

在本实施例中，所述半导体衬底100选择P型掺杂的<111>晶向硅层，其电阻率范围在10Ω·cm～20Ω·cm；所述外延层114的电阻率范围1.35Ω·cm～1.65Ω·cm，掺杂类型为N型；所述外延层114的厚度范围3.6μm～4.4μm，所述外延层厚度为2.5μm～4μm，所述外延层电阻率为1.0Ω·cm～2.2Ω·cm。以便与常规15V及以下的Bipolar工艺平台匹配。

所述表面轻掺杂层125位于所述低压器件区域的外延层表面和所述耐高压器件区域中下隔离区***的外延层114表面，浓度为1E16～4E16cm^-2，所述表面轻掺杂层125的掺杂浓度高于所述外延层114的掺杂浓度，所述表面轻掺杂层125的浓度为所述外延层114的掺杂浓度的10倍以上，即高一个数量级，其作用是抑制在所述低压器件区域中，基区108a和上隔离区104a的横向扩散，增加基区108a与上隔离区104a之间的有效距离，实现小面积晶体管制造；同时所述表面轻掺杂层125有利于提高低压器件双布一铝布线寄生场开启电压，避免寄生效应影响晶体管正常工作。

在所述低压器件区域中，所述集电区106a、发射区107a和基区108a位于具有所述表面轻掺杂层125的外延层114中，所述发射区107a位于所述基区108a中；所述集电区106a和所述发射区107a的掺杂类型为N型，所述基区108a的掺杂类型为P型。

在所述耐高压器件区域中，所述集电区106b、发射区107b和基区108b位于所述外延层114中，所述发射区107b位于所述基区108b中，所述集电区106b环绕于所述基区108b***；所述集电区106b和所述发射区107b的掺杂类型为N型，所述基区108b的掺杂类型为P型。

在所述低压器件区域中，所述埋层102a、下隔离区103a位于与低压器件区域对应的半导体衬底100和外延层114相接处，所述集电区106a与所述埋层102a相连；所述低压器件区域的埋层102a的掺杂类型为N型，所述低压器件区域的下隔离区103a的掺杂类型为P型。

在所述耐高压器件区域中，所述埋层102b、下隔离区103b位于与耐高压器件区域对应的半导体衬底100和外延层114相接处，所述集电区106b与所述埋层102b相连，所述集电区106b环绕包围发射区107b、基区108b，可有效防止寄生效应；所述埋层102b的掺杂类型为N型，所述上隔离区103b的掺杂类型为P型。

在所述低压器件区域中，所述上隔离区104a位于所述下隔离区103a上的外延层114中，所述下隔离区103a与上隔离区104a相连；所述上隔离区104a的掺杂类型为P型。

在所述耐高压器件区域中，上隔离区104b位于所述下隔离区103b上的外延层114中，所述下隔离区103b与上隔离区104b相连；所述上隔离区104b的掺杂类型为P型。

在所述耐高压器件区域中，所述轻掺杂区105位于外延层114中的所述上隔离区104b上方，并与所述上隔离区104b相连，所述轻掺杂区105的宽度大于所述上隔离区104b的宽度；所述轻掺杂区105的掺杂类型为N型。所述轻掺杂区105的表面浓度小于耐高压器件区域的上隔离区104b的表面浓度。所述轻掺杂区105的表面浓度为5E17cm^-2～6E17cm^-2，所述耐高压器件区域的上隔离区104b的浓度为1E19cm^-2～2E19cm^-2，实际所述轻掺杂区105的浓度为所述上隔离区104b的浓度的百分之一以下，即低两个数量级，在Bipolar低压工艺中耐高压器件在高温高压条件下工作时，有利于减少表面强电场处的热载流子注入效应。

所述第一互连层位于所述外延层114上，与低压器件区域对应的所述第一互连层包括第一层间介质层109、第一互连线113，所述第一层间介质层109在所述基区108a、集电区106a以及发射区106a上均形成有若干第一接触孔121，第一互连线113通过第一接触孔121与所述基区108a、集电区106a以及发射区107a相连。与耐高压器件区域对应的所述第一互连层包括第一层间介质层109、氮化硅层110、第一互连线113和地极引线112，所述第一层间介质层109在所述轻掺杂区105、基区108b、集电区106b以及发射区106b上均形成有若干第一接触孔121，第一互连线113通过第一接触孔121与所述基区108b、集电区106b以及发射区107b相连，所述地极引线112通过第一接触孔121与所述轻掺杂区105相连；所述氮化硅层110位于第一层间介质层109与第一互连线113和地极引线112之间。其中，所述第一层间介质层109的厚度为5000～8000埃，所述氮化硅层110的厚度500～700埃，所述氮化硅层110能够防止第一互连形成后的工序加工中的可动离子进入高压器件结构中的强电场区而造成污染，以保证此高压器件的高温高压可靠性。第一接触孔121大小为2μm～3μm。第一互连线113和地极引线112的材料为AlSiCu，第一互连线113较佳的厚度为5000～9000埃，地极引线112较佳的厚度为5000～9000埃。上述第一互连层的厚度的选择能够满足Bipolar低压工艺中耐高压器件的工作要求。

所述第二互连层位于所述第一互连层上，所述第二互连层包括第二层间介质层111、第二互连线115和钝化层116，在所述第二层间介质层111上形成有若干第二接触孔124，与低压器件区域对应的所述第二互连线115通过第二接触孔124与部分所述第一互连线113相连，以实现双层布线减少金属布线面积；与耐高压区域对应的所述第二互连线115通过第二接触孔124与所述第一互连线113相连，以实现所述集电区106、发射区107和基区108的电性引出。

在所述耐高压器件区域中，所述集电区106b、发射区107b和基区108b均通过第二互连线115跨过轻掺杂区105引出，第一互连线113到轻掺杂区105之间只有第一层间介质层109和氮化硅层110阻隔，而第二互连线115到轻掺杂区105之间增加了第一互连线113及第二层间介质层111，所述集电区106b、发射区107b和基区108b通过第二互连线115引出，相比于通过第一互连线113引出，能够进一步减弱所述集电区106b、发射区107b和基区108b引线在加高电压时的引起的外延表面反型导致高压工作时表面强电场处的电场强度的问题。此外，所述第二互连线115的材料为AlSiCu，第二互连线115的厚度为10000～16000埃。所述钝化层116包括氮化硅薄膜层，氮化硅薄膜层能够有效防止外界可动离子进入高压器件结构中的强电场区而造成沾污，保证此高压器件的高温可靠性。

在本实施例中，在所述耐高压器件区域中，所述轻掺杂区105与所述集电区106b的水平距离d1大于8μm，较佳的为8μm～15μm，对应可实现由多个所述耐高压器件反向串联升压达60-200V的高压模块，并实现高压模块电压可达30-100V的电路功能。根据距离与耐压的对应性，具体水平距离大小根据高压管不同的耐压需求并结合外延条件选择，在较佳的实施例中，所述轻掺杂区105与所述集电区106b的水平距离d1为9μm，可实现由多个所述耐高压器件反向串联升压最高达80V的高压模块与低压模块的整合，并可实现高压模块电压可达35V的电路功能，同时满足高温可靠性要求以保证击穿位置发生在埋层102b左边与半导体衬底100的交界处，所述轻掺杂区105朝向所述集电区106b的一侧超出所述上隔离区104b的宽度d2为0.5μm～2μm；能够保证工艺波动中仍能满足集电区106b在上隔离区104b之外，实现隔离PN结表面电场强度最高位置由载流子高浓度区转移到低浓度区，减少热载流子注入效应；并且，所述地极引线朝向所述集电区的一侧超出所述轻掺杂区的宽度d3大于3μm，所述地极引线到所述集电区距离小于所述集电区到所述轻掺杂区的距离一半，以保证零电位铝线场版起到降低表面电场强度为原来一半以上，长度过短无法起到降低电场作用。

此外，在所述低压器件区域中，所述上隔离区104a与所述集电区106a的水平距离d4为3μm～4μm，所述上隔离区104a与所述基区108a的水平距离为3μm～4μm。所述基区108a、集电区106a和发射区107a由所述第二互连线115或第一互连线113引出。

利用本发明制造出Bipolar低压工艺中具有低压器件和耐高压器件的器件，在高低压模块整合电路设计中，在15V及以下低压工艺平台上，可实现由多个本发明制造出的耐高压器件反向串联升压最高达200V的高压模块与低压模块的整合，并可实现高压模块电压可达100V的电路功能，同时满足高温可靠性要求。

图2为本发明一实施例中采用Bipolar低压工艺实现的器件的制造方法的流程示意图。如图2所示，

本发明还提供一种采用Bipolar低压工艺实现的器件的制造方法，所述采用Bipolar低压工艺实现的器件包括低压器件区域和耐高压器件区域，所述制造方法包括：

步骤S01：提供半导体衬底，在所述半导体衬底和外延层相接处形成埋层和下隔离区，并在所述半导体衬底上形成外延层；

步骤S02：在所述低压器件区域的外延层表面和所述耐高压器件区域中下隔离区***的外延层表面形成表面轻掺杂层；

步骤S03：在低压器件区域和耐高压器件区域的外延层中形成集电区、基区和发射区和上隔离区，所述集电区、基区和发射区位于所述外延层中，所述发射区位于所述基区中，所述集电区与所述埋层相连，所述上隔离区位于所述下隔离区上的外延层中，所述上隔离区与所述下隔离区相连，在所述耐高压器件区域中，所述集电区环绕于所述基区***；

步骤S04：在所述耐高压器件区域的外延层中形成轻掺杂区，所述轻掺杂区位于上隔离区上方的外延层中，所述轻掺杂区与上隔离区相连并向所述基区方向延伸，所述轻掺杂区的宽度大于上隔离区的宽度；

步骤S05：在所述低压器件区域和耐高压器件区域的外延层上形成第一互连层，所述第一互连层包括第一层间介质层和第一互连线，所述第一层间介质层在所述基区、集电区以及发射区上均形成有若干第一接触孔，第一互连线通过第一接触孔与所述基区、集电区以及发射区相连，并在所述耐高压器件区域中形成地极引线和氮化硅层，所述地极引线通过第一接触孔与所述轻掺杂区相连，在耐高压器件区域中，所述氮化硅层位于所述第一层间介质层上，所述第一层间介质层在所述上隔离区上还形成有第一接触孔，所述第一互连层还包括位于第一层间介质层上的氮化硅层；

步骤S06：在耐高压器件区域的第一层间介质层上形成氮化硅层；

步骤S07：在所述低压器件区域和耐高压器件区域的第一互连层上形成第二互连层，所述第二互连层包括第二层间介质层、第二互连线和钝化层，在所述第二层间介质层上形成有若干第二接触孔，所述第二互连线通过第二接触孔与所述第一互连线相连，所述钝化层位于所述第二互连线上，所述耐高压器件区域中所述基区、集电区和发射区均由所述第二互连线引出，所述低压器件区域中所述基区、集电区和发射区由所述第二互连线或第一互连线引出，从而可以减小低压器件区域的面积，进而提高器件的集成度。

结合核心思想及图2，并在上述采用Bipolar低压工艺实现的器件结构基础上，以下详细说明采用Bipolar低压工艺实现的器件的制造方法：

在所述步骤S01中，首先提供半导体衬底100，所述半导体衬底100划分为两类区域，低压器件区域和耐高压器件区域，分别在后续形成低压器件和耐高压器件；首先在所述半导体衬底100中分别同时形成低压器件区域中的下隔离区103a、埋层102a和与耐高压器件区域中的下隔离区103b和埋层102b；在所述半导体衬底100上形成外延层114。

在所述步骤S02中，在所述低压器件区域的外延层114表面和所述耐高压器件区域中下隔离区***的外延层114表面形成表面轻掺杂层125，在所述外延层114上采用带胶高能量小剂量场注入工艺，以形成表面轻掺杂层125；

在所述步骤S03中，在所述低压器件区域的外延层114中形成上隔离区104a、基区108a、集电区106a，在所述耐高压器件区域的外延层114中形成上隔离区104b、基区108b集电区106b；此外，在所述低压器件区域的外延层114中形成发射区107a，所述发射区107a位于低压器件区域的基区108a，在所述耐高压器件区域的外延层114中形成发射区107b对应的发射区107b，所述发射区107b位于所述低压器件区域的基区108b中。

在所述低压器件区域中，所述集电区106a位于所述外延层114中并与埋层102a相连，所述上隔离区104a位于所述下隔离区103a上；在所述耐高压器件区域中，所述集电区106b位于所述外延层114中并与埋层102a相连，所述上隔离区104b位于所述下隔离区103b上，其中，所述集电区106b环绕于所述基区108b***。

在所述步骤S04中，在所述耐高压器件区域的外延层114中形成轻掺杂区105，所述轻掺杂区105位于所述耐高压器件区域的上隔离区104b上方，并与所述上隔离区104b相连，所述轻掺杂区105的宽度大于所述上隔离区104b的宽度；

在步骤S05中，在所述外延层114上形成第一互连层；第一互连层包括第一层间介质层109和第一互连线113；

在所述低压器件区域中，所述第一层间介质层109在所述基区108a、集电区106a以及发射区106a上均形成有若干第一接触孔121，第一互连线113通过第一接触孔121与所述基区108a、集电区106a以及发射区107a相连；

在所述耐高压器件区域中，还包括氮化硅层110和地极引线112，所述第一层间介质层109在所述轻掺杂区105、基区108b、集电区106b以及发射区106b上均形成有若干第一接触孔121，第一互连线113通过第一接触孔121与所述基区108b、集电区106b以及发射区107b相连，所述地极引线112通过第一接触孔121与所述轻掺杂区105相连，所述氮化硅层110位于第一层间介质层109与第一互连线113和地极引线112之间。

在所述步骤S06中，在所述第一互连层上形成第二互连层；第二互连层包括第二层间介质层111、第二互连线115和钝化层116；

在所述低压器件区域中，在所述第二层间介质层111上形成有若干第二接触孔124a，所述第二互连线115通过第二接触孔124a与部分所述第一互连线113相连并将其引出，以实现双层布线减少金属布线面积；

在所述耐高压器件区域中，在所述第二层间介质层111上形成有若干第二接触孔124b，所述第二互连线115通过第二接触孔124b与所述第一互连线113相连所述集电区106b、发射区107b和基区108b均通过第二互连线115跨过轻掺杂区105引出，由于第二互连线115与第一互连线113存在第二层间介质层111，相比于通过第一互连线113引出，能够进一步减弱所述集电区106b、发射区107b和基区108b引线在加高电压时引起的外延表面反型导致高压工作时表面强电场处的电场强度增加的问题。所述钝化层116包括氮化硅薄膜层，可有效防止外界可动离子沾污，保证此高压器件的高温可靠性。

当然，需要明确的是，所述第一互连层和第二互连层的结构并不限于上述描述，其他能够实现互连引出的结构均在本发明的思想范围之内。

综上所述，通过所述Bipolar低压工艺中具有低压器件和耐高压器件的制造方法，在高低压模块整合电路设计中，在常规Bipolar15V及以下低压工艺平台上，制造出小面积低压器件的同时，通过整合高低压工艺流程，制造出Bipolar低压工艺中一种耐高压器件的结构，通过对多个所述Bipolar低压工艺中耐高压器件反向串联，可实现串联升压达到200V以上的高压模块与低压模块的整合，并可实现100V的电路功能，同时满足了高温可靠性要求。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。

Claims (28)

1.一种采用Bipolar低压工艺实现的器件，所述采用Bipolar低压工艺实现的器件包括低压器件区域和耐高压器件区域，其特征在于：

所述低压器件区域和耐高压器件区域均包括：

半导体衬底和位于其上的外延层；

埋层和下隔离区，所述埋层和下隔离区位于所述半导体衬底和外延层相接处；

上隔离区，所述上隔离区位于所述下隔离区上的外延层中，所述上隔离区与所述下隔离区相连；

集电区、基区和发射区，所述集电区、基区和发射区位于所述外延层中，所述发射区位于所述基区中，所述集电区与所述埋层相连；

表面轻掺杂层，所述表面轻掺杂层位于所述低压器件区域的外延层表面和所述耐高压器件区域中下隔离区***的外延层表面；

所述耐高压器件区域还包括有轻掺杂区，所述轻掺杂区位于上隔离区的上方的外延层中，所述轻掺杂区与上隔离区相连并向所述基区方向延伸。

2.如权利要求1所述的采用Bipolar低压工艺实现的器件，其特征在于，所述采用Bipolar低压工艺实现的器件还包括：

第一互连层，位于所述外延层上，包括第一层间介质层、第一互连线，所述第一层间介质层在所述基区、集电区、发射区上形成有若干第一接触孔，第一互连线通过第一接触孔与所述基区、集电区、发射区相连；

第二互连层，位于所述第一互连层上，包括第二层间介质层、第二互连线和钝化层，在所述第二层间介质层上形成有若干第二接触孔，所述第二互连线通过第二接触孔与所述第一互连线相连，所述钝化层位于所述第二互连线上；

所述耐高压器件区域还包括有地极引线和氮化硅层，所述地极引线通过第一接触孔与所述轻掺杂区相连，所述氮化硅层位于所述第一层间介质层上；

在所述耐高压器件区域中，所述集电区环绕所述基区设置，所述基区、集电区和发射区均由所述第二互连线引出；在所述低压器件区域中，所述基区、集电区和发射区由所述第二互连线或第一互连线引出。

3.如权利要求2所述的采用Bipolar低压工艺实现的器件，其特征在于，所述钝化层包括氮化硅薄膜层。

4.如权利要求2所述的采用Bipolar低压工艺实现的器件，其特征在于，在所述耐高压器件区域中，所述地极引线朝向所述集电区的一侧超出所述轻掺杂区。

5.如权利要求3所述的采用Bipolar低压工艺实现的器件，其特征在于，在所述耐高压器件区域中，所述地极引线朝向所述集电区的一侧超出所述轻掺杂区的宽度大于3μm，所述地极引线到所述集电区的距离小于所述集电区到所述轻掺杂区的距离一半。

6.如权利要求1所述的采用Bipolar低压工艺实现的器件，其特征在于，所述外延层厚度为2.5μm～4μm，所述外延层电阻率为1.0Ω·cm～2.2Ω·cm。

7.如权利要求1所述的采用Bipolar低压工艺实现的器件，其特征在于，所述半导体衬底、下隔离区、上隔离区、轻掺杂区和基区的掺杂类型为P型，所述外延层、表面轻掺杂层、埋层、发射区和集电区的掺杂类型为N型。

8.如权利要求1所述的采用Bipolar低压工艺实现的器件，其特征在于，所述轻掺杂区的宽度大于上隔离区的宽度，所述轻掺杂区的表面浓度小于上隔离区的表面浓度。

9.如权利要求8所述的采用Bipolar低压工艺实现的器件，其特征在于，所述轻掺杂区的表面浓度比所述上隔离区的表面浓度低两个数量级。

10.如权利要求1所述的采用Bipolar低压工艺实现的器件，其特征在于，在所述耐高压器件区域中，所述轻掺杂区与所述集电区的水平距离大于8μm。

11.如权利要求1所述的采用Bipolar低压工艺实现的器件，其特征在于，在所述耐高压器件区域中，所述轻掺杂区朝向所述集电区的一侧超出所述上隔离区的宽度为0.5μm～2μm。

12.如权利要求1所述的采用Bipolar低压工艺实现的器件，其特征在于，在所述低压器件区域中，所述上隔离区与所述集电区的水平距离为3μm～4μm，所述上隔离区与所述基区的水平距离为3μm～4μm。

13.如权利要求1所述的采用Bipolar低压工艺实现的器件，其特征在于，所述表面轻掺杂层的掺杂浓度高于所述外延层的掺杂浓度。

14.如权利要求13所述的采用Bipolar低压工艺实现的器件，其特征在于，所述表面轻掺杂层的浓度比所述外延层的掺杂浓度高一个数量级。

15.一种采用Bipolar低压工艺实现的器件的制造方法，所述采用Bipolar低压工艺实现的器件包括低压器件区域和耐高压器件区域，所述制造方法包括：

提供半导体衬底，在所述半导体衬底和外延层相接处形成埋层和下隔离区，并在所述半导体衬底上形成外延层；

在所述低压器件区域的外延层表面和所述耐高压器件区域中下隔离区***的外延层表面形成表面轻掺杂层；

在低压器件区域和耐高压器件区域的外延层中形成集电区、基区、发射区和上隔离区，所述集电区、基区和发射区位于所述外延层中，所述发射区位于所述基区中，所述集电区与所述埋层相连，所述上隔离区位于所述下隔离区上的外延层中，所述上隔离区与所述下隔离区相连，在所述耐高压器件区域中，所述集电区环绕于所述基区***；

在所述耐高压器件区域的外延层中形成轻掺杂区，所述轻掺杂区位于上隔离区上方的外延层中，所述轻掺杂区与上隔离区相连并向所述基区方向延伸。

16.如权利要求15所述的Bipolar低压工艺中的器件的制造方法，其特征在于，在形成轻掺杂区的步骤之后，还包括：

在所述低压器件区域和耐高压器件区域的外延层上形成第一互连层，所述第一互连层包括第一层间介质层和第一互连线，所述第一层间介质层在所述基区、集电区以及发射区上均形成有若干第一接触孔，第一互连线通过第一接触孔与所述基区、集电区以及发射区相连，并在所述耐高压器件区域中形成地极引线和氮化硅层，所述地极引线通过第一接触孔与所述轻掺杂区相连，在耐高压器件区域中，所述氮化硅层位于所述第一层间介质层上，所述第一层间介质层在所述上隔离区上还形成有第一接触孔，所述第一互连层还包括位于第一层间介质层上的氮化硅层；

在所述低压器件区域和耐高压器件区域的第一互连层上形成第二互连层，所述第二互连层包括第二层间介质层、第二互连线和钝化层，在所述第二层间介质层上形成有若干第二接触孔，所述第二互连线通过第二接触孔与所述第一互连线相连，所述钝化层位于所述第二互连线上；

所述耐高压器件区域中所述基区、集电区和发射区均由所述第二互连线引出，所述低压器件区域中所述基区、集电区和发射区由所述第二互连线或第一互连线引出。

17.如权利要求16所述的Bipolar低压工艺中的器件的制造方法，其特征在于，所述钝化层包括氮化硅薄膜层。

18.如权利要求16所述的Bipolar低压工艺中的器件的制造方法，其特征在于，在所述耐高压器件区域中，所述地极引线朝向所述集电区的一侧超出所述轻掺杂区。

19.如权利要求17所述的Bipolar低压工艺中的器件的制造方法，其特征在于，在所述耐高压器件区域中，所述地极引线朝向所述集电区的一侧超出所述轻掺杂区的宽度大于3μm，所述地极引线到所述集电区的距离小于所述集电区到所述轻掺杂区的距离一半。

20.如权利要求15所述的Bipolar低压工艺中的器件的制造方法，其特征在于，所述外延层厚度为2.5μm～4μm，所述外延层电阻率为1.0Ω·cm～2.2Ω·cm。

21.如权利要求15所述的Bipolar低压工艺中的器件的制造方法，其特征在于，所述半导体衬底、下隔离区、上隔离区、轻掺杂区和基区的掺杂类型为P型，所述外延层、表面轻掺杂层、埋层、发射区和集电区的掺杂类型为N型。

22.如权利要求15所述的Bipolar低压工艺中的器件的制造方法，其特征在于，所述轻掺杂区的宽度大于上隔离区的宽度，所述轻掺杂区的表面浓度小于上隔离区的表面浓度。

23.如权利要求22所述的Bipolar低压工艺中的器件的制造方法，其特征在于，所述轻掺杂区的表面浓度比上隔离区的表面浓度低两个数量级。

24.如权利要求15所述的Bipolar低压工艺中的器件的制造方法，其特征在于，在所述耐高压器件区域中，所述轻掺杂区与所述集电区的水平距离大于8μm。

25.如权利要求15所述的Bipolar低压工艺中的器件的制造方法，其特征在于，在所述耐高压器件区域中，所述轻掺杂区朝向所述集电区的一侧超出所述上隔离区的宽度为0.5μm～2μm。

26.如权利要求15所述的Bipolar低压工艺中的器件的制造方法，其特征在于，在所述低压器件区域中，所述上隔离区与所述集电区的水平距离为3μm～4μm，所述上隔离区与所述基区的水平距离为3μm～4μm。

27.如权利要求15所述的Bipolar低压工艺中的器件的制造方法，其特征在于，所述表面轻掺杂层的掺杂浓度高于所述外延层的掺杂浓度。

28.如权利要求27所述的Bipolar低压工艺中的器件的制造方法，其特征在于，所述表面轻掺杂层的浓度比所述外延层的掺杂浓度高一个数量级。

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