JP2020077894A - スタック型のｉｉｉ−ｖ族半導体ダイオード - Google Patents

Abstract

【課題】本発明は、スタック型のＩＩＩ−Ｖ族半導体ダイオードに関する。【解決手段】ＩＩＩ−Ｖ族半導体ダイオードは、１０１２Ｎ／ｃｍ３〜１０１７Ｎ／ｃｍ３のドーパント濃度と、５０μｍ〜１，０００μｍの層厚と、を有しているｎ−層と、５×１０１８Ｎ／ｃｍ３〜５×１０２０Ｎ／ｃｍ３のドーパント濃度を有しているｐ＋層と、少なくとも１０１９Ｎ／ｃｍ３のドーパント濃度を有しているｎ＋層と、を有しており、ｐ＋層とｎ−層とｎ＋層とはそれぞれモノリシックに形成されており、それぞれがＧａＡｓ化合物を含有しているか、またはそれぞれがＧａＡｓ化合物から成り、ｎ−層のドーパント濃度は、第１の表面において第１の値を有しており、第２の表面において第２の値を有しており、ドーパント濃度の第２の値は、第１の値よりも少なくとも１．５倍〜２．５倍大きい。【選択図】図１

Description

本発明は、スタック型のＩＩＩ−Ｖ族半導体ダイオードに関する。

Ｇｅｒｍａｎ Ａｓｈｋｉｎａｚｉの「ＧａＡｓ Ｐｏｗｅｒ Ｄｅｖｉｃｅｓ」、ＩＳＢＮ９６５−７０９４−１９−４、第８頁および第９頁から、高圧耐性のある半導体ダイオードｐ^＋−ｎ−ｎ^＋が公知である。

この背景を基礎とする、本発明の課題は、従来技術をさらに発展させた装置を提供することである。

この課題は、請求項１の特徴を備えているＩＩＩ−Ｖ族半導体ダイオードによって解決される。本発明の有利な構成は、従属請求項の対象である。

本発明の対象によれば、第１の表面と、その第１の表面とは反対側に位置している第２の表面と、を備えているｎ⁻層を有している、スタック型のＩＩＩ−Ｖ族半導体ダイオードが提供される。

ｎ⁻層は、１０^１２Ｎ／ｃｍ^３〜１０^１７Ｎ／ｃｍ^３のドーパント濃度および５０μｍ〜１，０００μｍの層厚を有している。

ｎ⁻層の第１の表面は、素材結合によってｐ^＋層と結合されており、ここでｐ^＋層は、５×１０^１８Ｎ／ｃｍ^３〜５×１０^２０Ｎ／ｃｍ^３のドーパント濃度を有しているか、またはｎ⁻層の第１の表面とｐ^＋層との間に中間層が形成されている。

ｎ⁻層の第２の表面は、素材結合によってｎ^＋層と結合されており、ここでｎ^＋層は、少なくとも１０^１９Ｎ／ｃｍ^３のドーパント濃度を有している。

ｐ^＋層およびｎ⁻層およびｎ^＋層は、それぞれモノリシックに形成されており、かつそれぞれがＧａＡｓ化合物を含有しているか、またはそれぞれがＧａＡｓ化合物から成る。

ｎ^＋層またはｐ^＋層は、基板層として形成されている。

ｎ⁻層の第１の表面におけるドーパント濃度は、第１の値を有しており、またｎ⁻層の第２の表面において、ドーパント濃度は、第２の値を有している。

ドーパント濃度の第２の値は、第１の値よりも少なくとも１．５倍大きい、または少なくとも２倍大きい、または少なくとも２．５倍大きい。

「表面における」という表現は、該当する層において表面から約１．０μｍまでの深さの範囲であると解され、また特に、ドーパント濃度とは、前述の範囲内の平均濃度であると解される。また、ドーパント濃度という概念は、ここでは、ドーパントの活性化された部分のみと解されることを言及しておく。

下記において、ドーパント濃度という概念とドーピングという概念は同義である。

ＧａＡｓは、すなわち２０ボルト未満の電圧を有している高速なモジュールにのみ適している、またはＧａＡｓは、低電圧領域、すなわち１０ボルト未満の逆電圧を有している太陽電池に適しているという従来の見識とは異なり、非常に驚くべきことに、特に、厚いｎ⁻層、すなわち３０μｍ超、またはとりわけ６０μｍ超の厚さを有している層が形成されている前述の層構造によって、ＧａＡｓから成る高耐圧半導体モジュールを製造できることが分かった。

さらに、驚くべきことに、厚いＧａＡｓ層を、良好な結晶品質で、簡単、高速かつ廉価に、とりわけエピタキシャルに形成できることが分かった。

ここでは、「高耐圧モジュール」という概念は、１００Ｖ超の逆電圧を有している半導体モジュールのみと解されることを言及しておく。

本発明によるＩＩＩ−Ｖ族半導体ダイオードは、公知の半導体ダイオードと比較すると、改善された電気的な特性を有している。つまり、本発明によるＩＩＩ−Ｖ族半導体ダイオードによって、簡単なやり方で、２００Ｖ〜３，３００Ｖの範囲の逆電圧を、ＳｉまたはＳｉＣから成る従来の高耐圧ダイオードよりも、面積あたり低い容量および低いオン抵抗で生じさせることができる。これによって、３０ｋＨｚから０．５ＧＨｚまでのスイッチング周波数および０．５Ａ／ｍｍ^２から５Ａ／ｍｍ^２までの電流密度を達成することができる。

さらに、本発明によるＩＩＩ−Ｖ族半導体ダイオードを、ＳｉＣから成る同等の高耐圧ダイオードよりも廉価に製造することができる。本発明によるＩＩＩ−Ｖ族半導体ダイオードは、特にフリーホイーリングダイオードとして適している。

本発明によるＩＩＩ−Ｖ族半導体ダイオードは、ここでは、１ｍΩ〜２００ｍΩの範囲の小さいオン抵抗を有していることを言及しておく。面積あたりの容量は、２ｐＦ〜１００ｐＦの範囲にある。

本発明によるＩＩＩ−Ｖ族半導体ダイオードの別の利点は、３００℃までの高い温度耐性である。換言すれば、ＩＩＩ−Ｖ族半導体ダイオードを、高温環境下でも使用することができる。

半導体モジュールは、とりわけ層として形成されている少なくとも２つの端子コンタクトを有していると解され、各端子コンタクトは、導電性であり、かつ金属特性を有している。

有利には、端子コンタクトは、金属導電性の半導体層または金属層、もしくはそれら２つの層の組合せから成る。端子コンタクトは、直接的に接している、ドープされた半導体層と、電気的に低抵抗のコンタクトを確立する。

さらに、端子コンタクトは、とりわけボンディングワイヤまたははんだ接続部によって、コンタクトフィンガ、いわゆるピンに結線されていると解される。端子コンタクトは、有利には、半導体領域ないし半導体層から形成されているスタックの上面ないし下面に配置されている。

１つの実施形態においては、ｎ⁻層のドーパント濃度が、層厚に対して平行に、第１の値から第２の値まで、少なくとも１つの段を含んでいる段状の経過を有している。

代替的には、ｎ⁻層のドーパント濃度が、第１の値から第２の値まで、ｎ⁻層の層厚に平行に延びる連続的な経過を有している。連続的な経過は、とりわけ一定の勾配を有している。

１つの実施形態においては、３つの半導体層がモノリシックに形成されている。つまり、ｐ^＋層が基板として形成されており、その場合にはｎ⁻層が基板の上にエピタキシャルに形成されており、かつｎ^＋層がｎ⁻層の上にエピタキシャルに形成されているか、またはｎ^＋層が基板を形成しており、その場合にはｎ⁻層が基板の上にエピタキシャルに成長されており、かつｐ^＋層がｎ⁻層の上にエピタキシャルに成長されている。

１つの発展形態によれば、ｐ^＋層が、５０μｍ〜５００μｍの層厚を有している基板として形成されており、かつｎ^＋層が、３０μｍ未満の層厚を有している。代替的には、ｎ^＋層が、５０μｍ〜４００μｍの層厚を有している基板として形成されており、かつｐ^＋層が、２μｍ超の層厚を有している。

１つの別の発展形態においては、ｐ^＋層が亜鉛を含有している。ｎ^＋層および／またはｎ⁻層は、有利にはクロムおよび／またはケイ素および／またはパラジウムおよび／またはスズを含有している。

１つの別の発展形態によれば、ｐ^＋層、ｎ⁻層およびｎ^＋層から成るスタック型の層構造の全高が、高々１５０μｍ〜５００μｍである。

１つの別の実施形態において、ｐ^＋層、ｎ⁻層およびｎ^＋層から成るスタック型の層構造は、辺長が１ｍｍ〜１０ｍｍである矩形または正方形の表面を有しているか、もしくはスタック型の層構造が、楕円形または真円形の表面を有している。

１つの別の実施形態においては、ｐ^＋層、必要に応じて設けられているオプションとしての中間層、ｎ⁻層およびｎ^＋層から成るスタック型の層構造が、ｎ⁻層と中間層との間、またはｎ⁻層とｐ^＋基板との間に形成されている半導体ボンディングを有している。

用語「半導体ボンディング」は、用語「ウェハボンディング」と同義で用いられることを言及しておく。

ｐ^＋層、また必要に応じて設けられているオプションとしての中間層から成る層構造は、第１の部分スタックを形成している。

ｎ^＋層およびｎ⁻層から成る層構造は、第２の部分スタックを形成している。第１の部分スタックおよび第２の部分スタックは、とりわけ、それぞれモノリシックに形成されている。

１つの発展形態においては、ｐ^＋基板を基点にして、必要に応じてエピタキシによって、オプションとしての中間層が形成されることによって、第１の部分スタックが形成される。

とりわけ、ｐ⁻層として形成されている中間層は、１０^１３Ｎ／ｃｍ^−３未満のドーピング、または１０^１３Ｎ／ｃｍ^−３〜１０^１５Ｎ／ｃｍ^−３のドーピングを有している。

１つの実施形態においては、ｐ^＋基板が、ボンディングの前または後に、研磨プロセスによって２００μｍ〜５００μｍの厚さまで薄くされる。

１つの実施形態においては、ｎ⁻基板を基点にして、ｎ⁻基板がウェハボンディングプロセスによって第２のスタックと接合されることによって、第２のスタックが形成される。

さらなるプロセスステップにおいては、ｎ⁻基板が所望の厚さまで薄くされる。とりわけ、ｎ⁻基板の厚さは、５０μｍ〜２５０μｍの範囲にある。

とりわけ、ｎ⁻基板のドーピングは、１０^１３Ｎ／ｃｍ^−３〜１０^１５Ｎ／ｃｍ^−３の範囲にある。ウェハボンディングの１つの利点は、５０μｍ超の非常に厚いｎ⁻層を容易に形成できることである。これによって、エピタキシの際の長い堆積プロセスが省略される。また、ウェハボンディングによって、積層欠陥の数を低減することもできる。

１つの代替的な実施形態においては、ｎ⁻基板が、１０^１０Ｎ／ｃｍ^−３超かつ１０^１３Ｎ／ｃｍ^−３未満のドーピングを有している。この場合、ドーピングを極端に低くすることによって、前述の実施形態におけるｎ⁻基板を、真性層と解することもできる。

１つの発展形態においては、ｎ⁻基板を薄くした後に、エピタキシまたは高ドーズ注入によって、ｎ⁻基板上に、１０^１８Ｎ／ｃｍ^−３〜５×１０^１９Ｎ／ｃｍ^−３未満の範囲でｎ^＋層が形成される。ｎ⁻基板を薄くすることは、とりわけＣＭＰステップによって、すなわち化学機械研磨によって行われる。

１つの別の発展形態においては、ダイオード構造の前面に補助層が設けられる。続いて、ダイオード構造の裏面が薄くされ、支持体に載置される。１つの別の発展形態においては、続いて前面が剥がされる。

１つの実施形態においては、半導体ダイオードを電気的に接続するために、ｎ^＋基板の表面およびｐ^＋基板の表面がメタライジングされる。とりわけ、半導体ダイオードのカソードが、メタライジング後に、ヒートシンクとして形成されているベース部と素材結合によって結合される。換言すれば、アノードは、ダイオードの表面において、ｐ^＋層の上に形成されている。

実験の結果、ｐ⁻中間層とｎ⁻層との特定の組合せによって、種々の逆電圧を達成できることが分かった。

第１のヴァリエーションにおいては、ｐ⁻中間層が、１０μｍ〜２５μｍの厚さを有しており、ｎ⁻層が、４０μｍ〜９０μｍの厚さを有しており、この場合には、約９００Ｖの逆電圧が生じる。

第２のヴァリエーションにおいては、ｐ⁻中間層が、２５μｍ〜３５μｍの厚さを有しており、ｎ⁻層が、４０μｍ〜７０μｍの厚さを有しており、この場合には、約１，２００Ｖの逆電圧が生じる。

第３のヴァリエーションにおいては、ｐ⁻中間層が、３５μｍ〜５０μｍの厚さを有しており、ｎ⁻層が、７０μｍ〜１５０μｍの厚さを有しており、この場合には、約１，５００Ｖの逆電圧が生じる。

第１から第３のヴァリエーションにおけるダイオードは、いわゆるパンチ型ダイオード（Ｐｕｎｓｃｈ−Ｄｉｏｄｅ）とも称される。

第４のヴァリエーションにおいては、ｐ⁻中間層が、１０μｍ〜２５μｍの厚さを有しており、ｎ⁻層が、６０μｍ〜１１０μｍの厚さを有している。

第５のヴァリエーションにおいては、ｐ⁻中間層が、１０μｍ〜２５μｍの厚さを有しており、ｎ⁻層が、７０μｍ〜１４０μｍの厚さを有している。

第６のヴァリエーションにおいては、ｐ⁻中間層が、３５μｍ〜５０μｍの厚さを有しており、ｎ⁻層が、８０μｍ〜２００μｍの厚さを有している。

第４から第６のヴァリエーションにおけるダイオードは、「ノンリーチスルー型（ｎｏｎ−ｒｅａｃｈ−ｔｈｒｏｕｇｈ）」ダイオードとも称される。

以下では、図面を参照しながら、本発明を詳細に説明する。図中、同種の部分には、同一の参照番号を付している。図示の実施形態は、非常に概略的に示されている。つまり、間隔、横方向および縦方向の大きさは、縮尺通りではなく、また別記しない限りは、導き出すことができる相互の幾何学的な関係も有していない。

スタック型のＩＩＩ−Ｖ族半導体ダイオードの本発明による第１の実施形態の概略図を示す。 スタック型のＩＩＩ−Ｖ族半導体ダイオードの本発明による実施形態の概略的な上面図を示す。 本発明による半導体ダイオードのｎ⁻層の層厚にわたる、ドーパント濃度の本発明による実施形態の概略図を示す。 本発明による半導体ダイオードのｎ⁻層の層厚にわたる、ドーパント濃度の本発明による別の実施形態の概略図を示す。

図１および図２には、本発明によるスタック型のＩＩＩ−Ｖ族半導体ダイオード１０の第１の実施形態の側面図および上面図が示されている。半導体ダイオード１０は、３つの半導体層を含むスタック１００と、第１のコンタクト層２０と、第２のコンタクト層２２と、を有している。

第１の半導体層は、基板として形成されており、かつ上面と、下面と、５×１０^１８Ｎ／ｃｍ^３〜５×１０^２０Ｎ／ｃｍ^３のドーパント濃度と、を有している、ｐ^＋層１２である。第２の半導体層は、第１の表面１４．１と、その第１の表面とは反対側に位置している第２の表面１４．２と、１０^１２Ｎ／ｃｍ^３〜１０^１７Ｎ／ｃｍ^３のドーパント濃度と、５０μｍ〜１，０００μｍの層厚Ｄ２と、を有している、ｎ⁻層１４である。第３の半導体層は、上面と、下面と、少なくとも１０^１９Ｎ／ｃｍ^３のドーパント濃度と、を有している、ｎ^＋層１６である。

とりわけｐ⁻層として形成されている、オプションとしての中間層は、図示していない。オプションとしての中間層は、ｎ⁻層１４とｐ^＋層１２との間に形成されている。

３つの半導体層は、ＧａＡｓ化合物を含有しているか、またはＧａＡｓ化合物から成る。代替的には、ｎ^＋層１６が基板として形成されており、その上にまずｎ⁻層１４が形成され、続いてｐ^＋層が形成される。

第１のコンタクト層２０は、ｎ^＋層１６の上面に、すなわちスタック１００の上面に配置されており、またｎ^＋層１６と素材結合によって結合されており、かつ導電的に接続されている。

第２のコンタクト層２２は、ｐ^＋層１２の下面に、すなわちスタック１００の下面に配置されており、またｐ^＋層１２と素材結合によって結合されており、かつ導電的に接続されている。

３つの半導体層から成るスタック１００は、矩形の外周を有しており、この外周は第１の辺長Ｌ１および第２の辺長Ｌ２を有している。図示の実施例によれば、コンタクト層２０および２２は、より短い辺長でもって、同様に矩形に形成されている。ｎ^＋層１６は、第１のコンタクト層２０を包囲しており、かつｎ⁻層１４を完全にまたは部分的に覆っている。

ｐ^＋層１２は、ドーパント濃度Ｋ１を有しており、このドーパント濃度Ｋ１は、層全体において、５×１０^１８Ｎ／ｃｍ^３〜５×１０^２０Ｎ／ｃｍ^３の範囲で実質的に一定の値を有している。

ｎ^＋層１６は、ドーパント濃度Ｋ３を有しており、このドーパント濃度Ｋ３も同様に、層全体において、実質的に一定の値を有している。ｎ^＋層１６のドーパント濃度Ｋ３の値は、少なくとも１０^１９Ｎ／ｃｍ^３である。

これに対して、ｎ⁻層１４は、変化するドーパント濃度Ｋ２を有している。ｎ⁻層１４のドーパント濃度Ｋ２は、ｐ^＋層１２に接している、ｎ⁻層１４の第１の表面１４．１において、第１の値Ｗ１を有しており、またｎ^＋層１６に接している、ｎ⁻層１４の第２の表面１４．２において、第２の値Ｗ２を有している。ここでは、第１の値Ｗ１も第２の値Ｗ２も、１０^１２Ｎ／ｃｍ^３〜１０^１７Ｎ／ｃｍ^３の範囲にあり、またドーパント濃度Ｋ２の第２の値Ｗ２は、第１の値Ｗ１よりも少なくとも１．５倍〜２．５倍大きい。すなわち、ｎ⁻層１４のドーパント濃度Ｋ２は、ｎ⁻層１４の層厚Ｄ２に沿って上昇する。

図３には、第１の実施形態によるｎ⁻層１４の層厚Ｄ２に対して平行な、ｎ⁻層１４のドーパント濃度Ｋ２の経過が概略的に示されている。ｎ⁻層１４のドーパント濃度Ｋ２は、ｘ１でその位置が表されている第１の表面１４．１において第１の値Ｗ１を有しており、またｘ２でその位置が表されている第２の表面１４．２において第２の値Ｗ２を有している。第１の表面１４．１と第２の表面１４．２との間において、または位置ｘ１と位置ｘ２との間において、ドーパント濃度Ｋ２は段階的に上昇している。つまり、ドーパント濃度Ｋ２は、段状の経過を有しており、図示の実施例においては、段状の経過が３つの段を含んでいる。

例えば、第１の値Ｗ１は、５×１０^１４Ｎ／ｃｍ^３であり、第２の値Ｗ２は、１×１０^１６Ｎ／ｃｍ^３である。

図４には、別の実施形態によるｎ⁻層１４の層厚Ｄ２に対して平行な、ｎ⁻層１４のドーパント濃度Ｋ２の代替的な経過が概略的に示されている。ドーパント濃度は、第１の値Ｗ１と第２の値Ｗ２との間において、層厚Ｄ２に沿って連続的に一定の勾配で上昇している。つまり、ｎ⁻層１４のドーパント濃度Ｋ２は、一定の勾配の連続的な経過を有している。

以下は、親出願（特願２０１９−５９８８）の出願当初請求項である。
[請求項１]
スタック型のＩＩＩ−Ｖ族半導体ダイオード（１０）であって、
第１の表面（１４．１）と、前記第１の表面とは反対側に位置している第２の表面（１４．２）と、１０^１２Ｎ／ｃｍ^３〜１０^１７Ｎ／ｃｍ^３のドーパント濃度（Ｋ２）と、５０μｍ〜１，０００μｍの層厚（Ｄ２）と、を有しているｎ⁻層（１４）と、
素材結合によって前記ｎ⁻層（１４）の前記第１の表面（１４．１）と結合されており、５×１０^１８Ｎ／ｃｍ^３〜５×１０^２０Ｎ／ｃｍ^３のドーパント濃度（Ｋ１）を有しているｐ^＋層（１２）、または、前記ｎ⁻層と前記ｐ^＋層との間に配置されている中間層と、
素材結合によって前記ｎ⁻層（１４）の前記第２の表面（１４．２）と結合されており、少なくとも１０^１９Ｎ／ｃｍ^３のドーパント濃度（Ｋ３）を有しているｎ^＋層（１６）と、
を有しており、
前記ｐ^＋層（１２）と、前記ｎ⁻層（１４）と、前記ｎ^＋層（１６）と、はそれぞれモノリシックに形成されており、それぞれがＧａＡｓ化合物を含有しているか、またはそれぞれがＧａＡｓ化合物から成り、
前記ｎ^＋層（１６）または前記ｐ^＋層（１２）は、基板層として形成されている、
スタック型のＩＩＩ−Ｖ族半導体ダイオード（１０）において、
前記ｎ⁻層（１４）のドーパント濃度（Ｋ２）は、前記ｐ^＋層（１２）の方向において形成されている前記第１の表面（１４．１）において、第１の値（Ｗ１）を有しており、前記ｎ^＋層（１６）に接している前記第２の表面（１４．２）において、第２の値（Ｗ２）を有しており、
前記ドーパント濃度（Ｋ２）の前記第２の値（Ｗ２）は、前記第１の値（Ｗ１）よりも少なくとも１．５倍大きい、または少なくとも２倍大きい、または少なくとも２．５倍大きいことを特徴とする、
スタック型のＩＩＩ−Ｖ族半導体ダイオード（１０）。
[請求項２]
前記ｎ⁻層（１４）のドーパント濃度（Ｋ２）は、前記第１の値（Ｗ１）から前記第２の値（Ｗ２）まで、前記ｎ⁻層（１４）の前記層厚（Ｄ２）に対して平行に、少なくとも１つの段を含んでいる段状の経過を有していることを特徴とする、
請求項１記載のスタック型のＩＩＩ−Ｖ族半導体ダイオード（１０）。
[請求項３]
前記ｎ⁻層（１４）のドーパント濃度（Ｋ２）は、前記第１の値（Ｗ１）から前記第２の値（Ｗ２）まで、前記ｎ⁻層（１４）の前記層厚（Ｄ２）に対して平行に、連続的な経過を有していることを特徴とする、
請求項１または２記載のスタック型のＩＩＩ−Ｖ族半導体ダイオード（１０）。
[請求項４]
前記連続的な経過は、一定の勾配を有していることを特徴とする、
請求項３記載のスタック型のＩＩＩ−Ｖ族半導体ダイオード（１０）。
[請求項５]
前記ｐ^＋層（１２）は、５０μｍ〜５００μｍの層厚（Ｄ１）を有している基板として形成されており、前記ｎ^＋層（１６）は、３０μｍ未満の層厚（Ｄ３）を有していることを特徴とする、
請求項１から４までのいずれか１項記載のスタック型のＩＩＩ−Ｖ族半導体ダイオード（１０）。
[請求項６]
前記ｎ^＋層（１６）は、５０μｍ〜４００μｍの層厚（Ｄ３）を有している基板として形成されており、前記ｐ^＋層（１２）は、２μｍ超の層厚（Ｄ１）を有していることを特徴とする、
請求項１から５までのいずれか１項記載のスタック型のＩＩＩ−Ｖ族半導体ダイオード（１０）。
[請求項７]
前記ｐ^＋層（１２）は、亜鉛を含有していることを特徴とする、
請求項１から６までのいずれか１項記載のスタック型のＩＩＩ−Ｖ族半導体ダイオード（１０）。
[請求項８]
前記ｎ^＋層（１６）および／または前記ｎ⁻層（１４）は、クロムおよび／またはケイ素および／またはパラジウムおよび／またはスズを含有していることを特徴とする、
請求項１から７までのいずれか１項記載のスタック型のＩＩＩ−Ｖ族半導体ダイオード（１０）。
[請求項９]
前記ｐ^＋層（１２）、前記ｎ⁻層（１４）および前記ｎ^＋層（１６）から成るスタック型の層構造（１００）の全高は、高々１５０μｍ〜５００μｍであることを特徴とする、
請求項１から８までのいずれか１項記載のスタック型のＩＩＩ−Ｖ族半導体ダイオード（１０）。
[請求項１０]
前記ｐ^＋層（１２）、前記ｎ⁻層（１４）および前記ｎ^＋層（１６）から成るスタック型の層構造（１００）は、辺長（Ｌ１、Ｌ２）が１ｍｍ〜１０ｍｍである矩形または正方形の表面を有しており、前記ｎ^＋層（１６）は、第１のコンタクト層（２０）を覆っており、前記ｎ⁻層は、前記ｎ^＋層を完全にまたは部分的に覆っていることを特徴とする、
請求項１から９までのいずれか１項記載のスタック型のＩＩＩ−Ｖ族半導体ダイオード（１０）。
[請求項１１]
前記ｐ^＋層（１２）、前記ｎ⁻層（１４）および前記ｎ^＋層（１６）から成るスタック型の層構造（１００）は、楕円形または真円形の表面を有しており、前記ｎ^＋層（１６）は、第１のコンタクト層（２０）を覆っており、前記ｎ⁻層は、前記ｎ^＋層を完全にまたは部分的に覆っていることを特徴とする、
請求項１から１０までのいずれか１項記載のスタック型のＩＩＩ−Ｖ族半導体ダイオード（１０）。
[請求項１２]
前記ｐ^＋層（１２）と前記ｎ⁻層（１４）との間に中間層が形成されていることを特徴とする、
請求項１から１１までのいずれか１項記載のスタック型のＩＩＩ−Ｖ族半導体ダイオード（１０）。
[請求項１３]
前記ｐ^＋層（１２）と前記ｎ⁻層（１４）との間には、または、前記中間層と前記ｎ⁻層（１４）との間には、半導体ボンディングが形成されていることを特徴とする、
請求項１から１２までのいずれか１項記載のスタック型のＩＩＩ−Ｖ族半導体ダイオード（１０）。

Claims (11)

1. スタック型のＩＩＩ−Ｖ族半導体ダイオード（１０）であって、
   第１の表面（１４．１）と、前記第１の表面とは反対側に位置している第２の表面（１４．２）と、１０^１２Ｎ／ｃｍ^３〜１０^１７Ｎ／ｃｍ^３のドーパント濃度（Ｋ２）と、５０μｍ〜１，０００μｍの層厚（Ｄ２）と、を有しているｎ⁻層（１４）と、
   素材結合によって前記ｎ⁻層（１４）の前記第１の表面（１４．１）と結合されており、５×１０^１８Ｎ／ｃｍ^３〜５×１０^２０Ｎ／ｃｍ^３のドーパント濃度（Ｋ１）を有しているｐ^＋層（１２）、または、前記ｎ⁻層と前記ｐ^＋層との間に配置されており、ｐ⁻層として形成されている中間層と、
   素材結合によって前記ｎ⁻層（１４）の前記第２の表面（１４．２）と結合されており、少なくとも１０^１９Ｎ／ｃｍ^３のドーパント濃度（Ｋ３）を有しているｎ^＋層（１６）と、
   を有しており、
   前記ｐ^＋層（１２）と、前記ｎ⁻層（１４）と、前記ｎ^＋層（１６）と、はそれぞれモノリシックに形成されており、それぞれがＧａＡｓ化合物を含有しているか、またはそれぞれがＧａＡｓ化合物から成り、
   前記ｐ^＋層（１２）は、基板層として形成されている、
   スタック型のＩＩＩ−Ｖ族半導体ダイオード（１０）において、
   前記ｎ⁻層（１４）のドーパント濃度（Ｋ２）は、前記ｐ^＋層（１２）の方向において形成されている前記第１の表面（１４．１）において、第１の値（Ｗ１）を有しており、前記ｎ^＋層（１６）に接している前記第２の表面（１４．２）において、第２の値（Ｗ２）を有しており、
   前記ドーパント濃度（Ｋ２）の前記第２の値（Ｗ２）は、前記第１の値（Ｗ１）よりも少なくとも１．５倍大きい、または少なくとも２倍大きい、または少なくとも２．５倍大きく、
   前記基板層は、５０μｍ〜５００μｍの層厚（Ｄ１）を有しており、前記ｎ^＋層（１６）は、３０μｍ未満の層厚（Ｄ３）を有していることを特徴とする、
   スタック型のＩＩＩ−Ｖ族半導体ダイオード（１０）。
2. 前記ｎ⁻層（１４）のドーパント濃度（Ｋ２）は、前記第１の値（Ｗ１）から前記第２の値（Ｗ２）まで、前記ｎ⁻層（１４）の前記層厚（Ｄ２）に対して平行に、少なくとも１つの段を含んでいる段状の経過を有していることを特徴とする、
   請求項１記載のスタック型のＩＩＩ−Ｖ族半導体ダイオード（１０）。
3. 前記ｎ⁻層（１４）のドーパント濃度（Ｋ２）は、前記第１の値（Ｗ１）から前記第２の値（Ｗ２）まで、前記ｎ⁻層（１４）の前記層厚（Ｄ２）に対して平行に、連続的な経過を有していることを特徴とする、
   請求項１または２記載のスタック型のＩＩＩ−Ｖ族半導体ダイオード（１０）。
4. 前記連続的な経過は、一定の勾配を有していることを特徴とする、
   請求項３記載のスタック型のＩＩＩ−Ｖ族半導体ダイオード（１０）。
5. 前記ｐ^＋層（１２）は、亜鉛を含有していることを特徴とする、
   請求項１から４までのいずれか１項記載のスタック型のＩＩＩ−Ｖ族半導体ダイオード（１０）。
6. 前記ｎ^＋層（１６）および／または前記ｎ⁻層（１４）は、クロムおよび／またはケイ素および／またはパラジウムおよび／またはスズを含有していることを特徴とする、
   請求項１から５までのいずれか１項記載のスタック型のＩＩＩ−Ｖ族半導体ダイオード（１０）。
7. 前記ｐ^＋層（１２）、前記ｎ⁻層（１４）および前記ｎ^＋層（１６）から成るスタック型の層構造（１００）の全高は、高々１５０μｍ〜５００μｍであることを特徴とする、
   請求項１から６までのいずれか１項記載のスタック型のＩＩＩ−Ｖ族半導体ダイオード（１０）。
8. 前記ｐ^＋層（１２）、前記ｎ⁻層（１４）および前記ｎ^＋層（１６）から成るスタック型の層構造（１００）は、辺長（Ｌ１、Ｌ２）が１ｍｍ〜１０ｍｍである矩形または正方形の表面を有しており、前記ｎ^＋層（１６）は、第１のコンタクト層（２０）を覆っており、前記ｎ⁻層は、前記ｎ^＋層を完全にまたは部分的に覆っていることを特徴とする、
   請求項１から７までのいずれか１項記載のスタック型のＩＩＩ−Ｖ族半導体ダイオード（１０）。
9. 前記ｐ^＋層（１２）、前記ｎ⁻層（１４）および前記ｎ^＋層（１６）から成るスタック型の層構造（１００）は、楕円形または真円形の表面を有しており、前記ｎ^＋層（１６）は、第１のコンタクト層（２０）を覆っており、前記ｎ⁻層は、前記ｎ^＋層を完全にまたは部分的に覆っていることを特徴とする、
   請求項１から８までのいずれか１項記載のスタック型のＩＩＩ−Ｖ族半導体ダイオード（１０）。
10. 前記ｐ^＋層（１２）と前記ｎ⁻層（１４）との間に中間層が形成されていることを特徴とする、
    請求項１から９までのいずれか１項記載のスタック型のＩＩＩ−Ｖ族半導体ダイオード（１０）。
11. 前記ｐ^＋層（１２）と前記ｎ⁻層（１４）との間には、または、前記中間層と前記ｎ⁻層（１４）との間には、半導体ボンディングが形成されていることを特徴とする、
    請求項１から１０までのいずれか１項記載のスタック型のＩＩＩ−Ｖ族半導体ダイオード（１０）。