CN102595060A - Cmos图像传感器内部实现tdi功能的模拟累加器 - Google Patents
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Abstract
本发明涉及模拟集成电路设计领域。为使CMOS图像传感器能够较好的实现TDI功能,扩大TDI技术的应用范围,本发明采取的技术方案是,CMOS图像传感器内部实现TDI功能的模拟累加器,包括:两个差分采样电容Cs+和Cs-、全差分运放、两条输入总线、两条输出总线、n+1组积分器,CMOS-TDI图像传感器采用过采样率为(n+1)/n的滚筒式曝光,采样电容Cs+和Cs-的左极板分别连接到像素阵列的列总线上和某个参考电压Vref上,采样电容Cs+和Cs-的右极板分别连接到全差分运放的正、负输入端。本发明主要应用于半导体图像传感器的设计制造。
Description
技术领域
本发明涉及模拟集成电路设计领域,具体讲,涉及CMOS图像传感器内部实现TDI功能的模拟累加器。
背景技术
图像传感器可将镜头获得的光信号转换成易于存储、传输和处理的电学信号。图像传感器按照工作方式可以分为面阵型和线阵型。面阵型图像传感器的工作原理是以呈二维面阵排布的像素阵列对物体进行拍摄以获取二维图像信息,而线阵型图像传感器的工作原理是以呈一维线阵排布的像素阵列通过对物体扫描拍摄的方式来获取二维图像信息,其中线阵型图像传感器的工作方式可参考图1。线阵型图像传感器以其特殊的工作方式被广泛应用在航拍、空间成像、机器视觉和医疗成像等众多领域。但是由于在线阵型图像传感器的像素曝光期间物体始终在移动,因此像素的曝光时间严重受限于线阵型图像传感器相对被拍摄物体的移动速度,尤其在高速运动低照度应用环境下(例如空间成像)线阵型图像传感器的信噪比(Signalto Noise Ratio,SNR)会变得非常低。为解决SNR低的问题,有人提出了时间延时积分(TimeDelay Integration,TDI)技术,其能够增加线阵图像传感器的SNR和灵敏度,它以其特殊的扫描方式,通过对同一目标进行多次曝光,实现很高的SNR和灵敏度,因此特别适用于高速运动低照度的环境下。TDI的基本原理是使用面阵排布的像素阵列以线阵扫描的方式工作,进而可实现不同行的像素对移动中的同一物体进行多次曝光,并将每次曝光结果进行累加,等效延长了像素对物体的曝光积分时间,因此可以大幅提升SNR和灵敏度。
TDI技术最早是通过电荷耦合器件(Charge Coupled Device,CCD)图像传感器实现的,CCD图像传感器也是实现TDI技术的理想器件,它能够实现无噪声的信号累加。目前TDI技术多应用在CCD图像传感器中,普遍采用的CCD-TDI图像传感器的结构类似一个长方形的面阵CCD图像传感器,但是其以线扫的方式工作,如图2所示,CCD-TDI图像传感器的工作过程如下:n级CCD-TDI图像传感器一共有n行像素,某一列上的第一行像素在第一个曝光周期内收集到的电荷并不直接输出,而是与同列第二个像素在第二个曝光周期内收集到的电荷相加,以此类推CCD-TDI图像传感器最后一行(第n行)的像素收集到的电荷与前面n-1次收集到的电荷累加后再按照普通线阵CCD器件的输出方式进行读出。在CCD-TDI图像传感器中,输出信号的幅度是n个像素积分电荷的累加,即相当于一个像素n倍曝光周期内所收集到的电荷,输出信号幅度扩大了n倍而噪声的幅度只扩大了倍,因此信噪比可以提高倍。
但是由于CCD图像传感器存在功耗大集成度低等缺点,目前其在各个领域的应用都在逐渐被CMOS(Complementary Metal Oxide Semiconductor,互补金属氧化物半导体)图像传感器所替代。如果通过CMOS图像传感器能够实现TDI功能(即CMOS-TDI图像传感器),那么TDI相机的成本将大幅下降并得到更广泛的应用。在现有技术中,有人提出通过在CMOS图像传感器内部集成模拟信号累加器的方法来实现CMOS-TDI图像传感器,即像素输出的模拟信号先进入模拟信号累加器中完成对相同曝光信号的累加,然后将完成累加的模拟信号送入ADC进行量化输出。但是现有技术中还没有一种合适的模拟累加器电路能够在CMOS图像传感器内部完成TDI功能。
发明内容
本发明旨在解决克服现有技术的不足,提供一种模拟累加器,使CMOS图像传感器能够较好的实现TDI功能,扩大TDI技术的应用范围,为达到上述目的,本发明采取的技术方案是,CMOS图像传感器内部实现TDI功能的模拟累加器,包括:两个差分采样电容Cs+和Cs-、全差分运放、两条输入总线、两条输出总线、n+1组积分器,CMOS-TDI图像传感器采用过采样率为(n+1)/n的滚筒式曝光,采样电容Cs+和Cs-的左极板分别连接到像素阵列的列总线上和某个参考电压Vref上,采样电容Cs+和Cs-的右极板分别连接到全差分运放的正、负输入端,所述的两条输入总线分别连接到全差分运放的正、负输入端,所述的两条输出总线分别连接到全差分运放的正、负输出端,所述的n+1组积分器分别连接在输入总线与输出总线之间,全差分运放的负输出端与正输入端、正输出端与负输入端之间分别设置有时钟开关clk。
组积分器的结构为:一个积分电容Ch1+一端通过并接的两个开关连接到与全差分运放的负输入端相连的输入总线,两个开关中一个为复位开关Resetn,另一个为In开关,该电容另一端通过一个开关连接到与全差分运放的正输出端相连的输出总线上;另一个积分电容Ch1-通过并接的另两个开关连接到与全差分运放的正输入端相连的输入总线,另两个开关中一个为复位开关Resetn,另一个为In开关,n为对应积分器的级数,另一个积分电容另一端通过一个开关连接到与全差分运放的负输出端相连的输出总线上,前述两个积分电容连接到输出总线的两个端点间设置有一个开关。
累加器开始对像素阵列的像素1输出的信号进行累加,像素1对物体A曝光后输出一组信号,分别是像素复位信号Vrst1和像素曝光信号Vsig1,假设此时像素1与累加器中第1组积分器对应,像素列总线输出Vrst1信号时,采样电容Cs+的左极板电压首先变为Vrst1,此时时钟开关clk闭合,复位开关Reset1闭合,I1开关断开,第1组积分器中的积分电容和的左极板分别连接到运放的正负输入端,而右极板短接在一起,此时采样电容Cs+与积分电容Ch1+中存储的电荷总和为:
Q+=Cs+×(Vrst1-Vcom_out)-Ch1+×Vos (1)
其中Vcom_out为全差分运放输出共模电压,同时采样电容Cs-与积分电容Ch1-中存储的电荷总和为:
Q-=Cs-×(Vref-Vcom_out) (2)
当像素列总线输出的信号变为Vsig1后,采样电容Cs+的左极板电压变为Vsig1,而采样电容Cs-的左极板电压仍为Vref不变,此时时钟开关clk断开,复位开关Reset1断开,I1开关闭合,此时采样电容Cs+与积分电容Ch1+中存储的电荷总和为:
Q+=Cs+×(Vsig1-Vcom_in)+Ch1+×(Vout--Vcom_in-Vos) (3)
其中Vcom_in为运放输入共模电压,Vout-为累加器负输出端,Vout+为累加器正输出端,同时采样电容Cs-与积分电容Ch1-中存储的电荷总和为:
Q-=Cs-×(Vref-Vcom_in)+Ch1-×(Vout+-Vcom_in) (4)
设采样电容Cs+和Cs-大小相同为Cs,积分电容Ch1+和Ch1-大小相同为Ch1,因此根据电荷守恒方程可以得出:
当像素2完成对A物体曝光后,其输出的信号继续累加到第一组积分器,此时累加器的输出变为:
其中Vrst2和Vsig2是像素2对A物体曝光后输出的一组信号,n个像素逐次对A物体曝光后都将输出的信号累加到第一组积分器中,最后模拟累加器完成n次累加后的输出为:
最后通过Read开关将n次累加后的信号读出到后级ADC电路中完成信号量化。
本发明的技术特点及效果:
本发明的模拟累加器通过输入失调存储技术消除运放失调电压对模拟累加器输出结果的影响,降低了图像传感器列固定模式噪声(Fixed Pattern Noise,FPN)。通过采样电容连续对像素输出的Vrst和Vsig进行采样实现Vrst-Vsig操纵,完成对像素输出信号的相关双采样(Correlated Double Sample,CDS)操作。累加器中积分电容通过极板短接进行复位,复位方式简单无需引入额外参考电压。通过所述的模拟累加器电路可实现对电压信号的累加,本发明提出的累加可以直接应用在CMOS-TDI图像传感器中,更好地实现TDI技术。
附图说明
图1是现有技术提供的线阵图像传感器的工作模式示意图。
图2是现有技术提供的CCD-TDI图像传感器的工作原理示意图。
图3是本发明提供的模拟累加器的电路图。
图4是现有技术提供的过采样曝光时序示意图。
图5是本发明提供的模拟累加器的控制时序图。
图6是本发明提供的模拟累加器的具体应用实例。
具体实施方式
所述的模拟累加器的电路图参考图3,其主要包括:采样电容Cs、全差分运放、两条输入总线、两条输出总线、n+1组积分器,电压源Vos用来表示运放的输入失调电压。令CMOS-TDI图像传感器采用过采样率为(n+1)/n的滚筒式曝光以实现不同行像素对相同物体曝光的同步性。所谓过采样率为(n+1)/n的滚筒式曝光即在一个曝光周期内从第1行像素到第n行像素逐次开始曝光后第1行再增加一次曝光开始,这样在一个曝光周期内n行像素会输出n+1个数据。像素阵列中n行像素与所述的累加器中n+1组积分器的对应关系如图4所示,在一个曝光周期内像素阵列逐行读出,并将信号累加进相对应的积分器中。所述的累加器采用全差分结构,其两个差分采样电容Cs+和Cs-的左极板分别连接到像素阵列的列总线上和某个参考电压Vref上,采样电容Cs+和Cs-的右极板分别连接到运放的正负输入端,所述的两条输入总线分别连接到运放的输入端,所述的两条输出总线分别连接到运放的输出端,所述的n+1组积分器分别连接在输入总线与输出总线之间。其中直流电压源Vos用于模拟全差分运放的等效输入失调电压,该电压源并不在结构中真实存在。
累加器的工作时序参考图4,其工作过程如下:当像素1对某个物体A曝光结束后,累加器开始对像素1输出的信号进行累加,像素1读出过程输出一组信号,分别是像素复位信号Vrst1和像素曝光信号Vsig1,假设此时像素1与累加器中第1组积分器对应。像素列总线输出Vrst1信号时,采样电容Cs+的左极板电压首先变为Vrst1,此时clk控制的开关闭合,Reset1控制的开关闭合,I1控制的开关断开,第1组积分器中的积分电容Ch1+和Ch1-的左极板分别连接到运放的正负输入端,而右极板短接在一起。因为积分电容的右极板存储的是差分信号,因此短接后其极板电压会变为运放的输出共模电压,即完成对积分电容中的电荷的复位操作,此时采样电容Cs+与积分电容Ch1+中存储的电荷总和为:
Q+=Cs+×(Vrst1-Vcom_out)-Ch1+×Vos (1)
其中Vcom_out为运放输出共模电压,同时采样电容Cs-与积分电容Ch1-中存储的电荷总和为:
Q-=Cs-×(Vref-Vcom_out) (2)
当像素列总线输出的信号变为Vsig1后,采样电容Cs+的左极板电压变为Vsig1,而采样电容Cs-的左极板电压仍为Vref不变,此时clk控制的开关断开,Reset1控制的开关断开,I1控制的开关闭合,此时采样电容Cs+与积分电容Ch1+中存储的电荷总和为:
Q+=Cs+×(Vsig1-Vcom_in)+Ch1+×(Vout--Vcom_in-Vos) (3)
其中Vcom_in为运放输入共模电压,Vout-为累加器负输出端,Vout+为累加器正输出端,同时采样电容Cs-与积分电容Ch1-中存储的电荷总和为:
Q-=Cs-×(Vref-Vcom_in)+Ch1-×(Vout+-Vcom_in) (4)
因为运放的输入端属于浮空节点,因此这两个过程中采样电容Cs+和积分电容Ch1+中存储的电荷总和不会变,即式(1)与式(3)相等;这同样适用于采样电容Cs-和积分电容Ch1-,即式(2)与式(4)相等,设采样电容Cs+和Cs-大小相同为Cs,积分电容Ch1+和Ch1-大小相同为Ch1,因此根据电荷守恒方程可以得出:
当像素2完成对A物体曝光后,其输出的信号继续累加到第一组积分器,此时累加器的输出变为:
其中Vrst2和Vsig2是像素2对A物体曝光后输出的一组信号,n个像素逐次对A物体曝光后都将输出的信号累加到第一组积分器中,最后模拟累加器完成n次累加后的输出为:
最后通过Read开关将n次累加后的信号读出到后级ADC电路中完成信号量化,由上述可见,本发明描述的模拟累加器在一个控制时钟周期内完成了对输入信号的CDS操作和累加操作,同时消除了全差分运放失调电压对累加器输出结果的影响。
为使本发明的目的、技术方案和优点更加清晰,下面将结合一个实例给出本发明实施方式的具体描述。将本发明提出的模拟累加器应用在CMOS图像传感器中,所述的图像传感器架构参考图6,其中像素阵列大小为128行×1024列,模拟累加器采用列并行模式,模拟累加器将每列像素输出的对相同物体的曝光信号进行电压累加,最后将完成128次累加后的信号输出到列并行单斜ADC中进行量化,最后将每列输出的数字信号通过移位寄存器串行输出,实现了128级CMOS-TDI图像传感器。
Claims (3)
1.一种CMOS图像传感器内部实现TDI功能的模拟累加器,其特征是,包括:两个差分采样电容Cs+和Cs-、全差分运放、两条输入总线、两条输出总线、n+1组积分器,CMOS-TDI图像传感器采用过采样率为(n+1)/n的滚筒式曝光,采样电容Cs+和Cs-的左极板分别连接到像素阵列的列总线上和某个参考电压Vref上,采样电容Cs+和Cs-的右极板分别连接到全差分运放的正、负输入端,所述的两条输入总线分别连接到全差分运放的正、负输入端,所述的两条输出总线分别连接到全差分运放的正、负输出端,所述的n+1组积分器分别连接在输入总线与输出总线之间,全差分运放的负输出端与正输入端、正输出端与负输入端之间分别设置有时钟开关clk。
2.如权利要求1所述的模拟累加器,其特征是,组积分器的结构为:一个积分电容Ch1+一端通过并接的两个开关连接到与全差分运放的负输入端相连的输入总线,两个开关中一个为复位开关Resetn,另一个为In开关,该电容另一端通过一个开关连接到与全差分运放的正输出端相连的输出总线上;另一个积分电容Ch1-通过并接的另两个开关连接到与全差分运放的正输入端相连的输入总线,另两个开关中一个为复位开关Resetn,另一个为In开关,n为对应积分器的级数,另一个积分电容另一端通过一个开关连接到与全差分运放的负输出端相连的输出总线上,前述两个积分电容连接到输出总线的两个端点间设置有一个开关。
3.如权利要求2所述的模拟累加器,其特征是,累加器开始对像素阵列的像素1输出的信号进行累加,像素1对物体A曝光后输出一组信号,分别是像素复位信号Vrst1和像素曝光信号Vsig1,假设此时像素1与累加器中第1组积分器对应,像素列总线输出Vrst1信号时,采样电容Cs+的左极板电压首先变为Vrst1,此时时钟开关clk闭合,复位开关Reset1闭合,I1开关断开,第1组积分器中的积分电容和的左极板分别连接到运放的正负输入端,而右极板短接在一起,此时采样电容Cs+与积分电容Ch1+中存储的电荷总和为:
Q+=Cs+(Vrst1-Vcom_out)-Ch1+Vos (1)
其中Vcom_out为全差分运放输出共模电压,同时采样电容Cs-与积分电容Ch1-中存储的电荷总和为:
Q-=Vs-(Vref-Vcom_out) (2)
当像素列总线输出的信号变为Vsig1后,采样电容Cs+的左极板电压变为Vsig1,而采样电容Cs-的左极板电压仍为Vref不变,此时时钟开关clk断开,复位开关Reset1断开,I1开关闭合,此时采样电容Cs+与积分电容Ch1+中存储的电荷总和为:
Q+=Cs+(Vsig1-Vcom_in)+Ch1+(Vout--Vcom_in-Vos) (3)
其中Vcom_in为运放输入共模电压,Vout-为累加器负输出端,Vout+为累加器正输出端,同时采样电容Cs-与积分电容Ch1-中存储的电荷总和为:
Q-=Cs-(Vref-Vcom_in)+Ch1-(Vout+-Vcom_in) (4)
设采样电容Cs+和Cs-大小相同为Cs,积分电容Ch1+和Ch1-大小相同为Ch1,因此根据电荷守恒方程可以得出:
当像素2完成对A物体曝光后,其输出的信号继续累加到第一组积分器,此时模拟累加器的输出变为:
其中Vrst2和Vsig2是像素2对A物体曝光后输出的一组信号,n个像素逐次对A物体曝光后都将输出的信号累加到第一组积分器中,最后模拟累加器完成n次累加后的输出为:
最后通过Read开关将n次累加后的信号读出到后级ADC电路中完成信号量化。
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