CN102593151B - 像素结构、其驱动方法及使用其的自发光显示器 - Google Patents

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Abstract

此文件提出一种像素结构、其驱动方法及使用其的自发光显示器。此像素结构使用四个晶体管与两个电容，控制像素结构在同步发光与非同步发光的状况下皆有适当的亮度补偿效果。

Description

像素结构、其驱动方法及使用其的自发光显示器
技术领域
本发明是有关于一种自发光显示器的像素结构，且特别是有关于一种同步显示的自发光显示器的像素结构、其驱动方法及使用其的自发光显示器。
背景技术
有机发光二极管(Organic Light Emitting Diode，OLED)依驱动方式可分为被动式矩阵驱动(Passive Matrix OLED，PMOLED)与主动式矩阵驱动(ActiveMatrix OLED，AMOLED)两种。PMOLED是当数据未写入时并不发光，只在数据写入期间发光。这种驱动方式结构简单、成本较低、较容易设计，早期的业者皆朝此技术发展。主要应用于中小尺寸的显示器。
AMOLED与PMOLED最大的差異在于每一像素皆有一电容储存数据，让每一像素皆维持在发光状态。由于AMOLED耗电量明显小于PMOLED，加上其驱动方式适合发展大尺寸与高解析度的显示器，使得AMOLED成为未来发展的主要方向。如图6所示，其为AMOLED面板中的一个像素结构。在此像素结构中包含了两个晶体管TR1与TR2、一个储存电容CS以及发光元件O1。只有在数据要被写入这个像素结构的时候，控制信号Scan N才会使晶体管TR1导通，并将数据信号的电位Vdata导入晶体管TR2的控制端，之后再调整控制信号Scan N以使晶体管TR1被截止，并利用之前数据信号电位Vdata被导入之后储存在储存电容CS两端的电压来控制晶体管TR2的导通程度，进而控制流经发光元件O1的电流量。
虽然AMOLED具有省电、适合大尺寸与全彩化的应用，但是却也延伸出许多设计上的问题。例如OLED本身或做为开关或驱动元件之用的薄膜晶体管(Thin Film Transistor，TFT)的材料特性的变异与材料老化程度不同而造成面板显示的不均匀就是一个相当严重的问题。过去也已经有许多相关的文献提出不同的补偿电路来改善这方面的问题，主要分为电压式与电流式兩种方法。
然而，随着三度空间(three-dimension，3D)立体显示装置的需求上升，传统的非同步(non-simultaneously)显示方式因为容易使左右眼画面间互相产生干扰，所以厂商另外设计出同步(simultaneously)显示方式。在同步显示方式中，显示数据被依序提供到各像素结构中，并在最后才一起发光以显示对应的内容。
然而，先前提出的各种补偿电路仅能应用在非同步显示方式中，没办法适用于新的同步显示方式。因此，如何对采用同步显示方式的显示面板进行相关的显示均匀性的补偿，就成了一个重要的课题。
发明内容
本发明的目的之一就是在提供一种自发光显示器的像素结构，其可适用于使用同步与非同步显示方式的显示面板。
本发明的再一目的是提供一种像素结构的驱动方法，其可驱动上述像素结构，并在各类显示面板中进行显示补偿。
本发明的又一目的是提供一种自发光显示器。
本发明提出一种自发光显示器的像素结构，其电性耦接至数据线、第一与第二电压源线以及第一、第二与第三控制信号线。此像素结构包括：第一至第四晶体管、第一与第二电容以及发光元件。各晶体管分别具有第一端、第二端与控制端。其中，第一晶体管的第一端电性耦接至数据线，第一晶体管的控制端电性耦接至第一控制信号线；第二晶体管的第一端电性耦接至第一电压源，第二晶体管的控制端电性耦接至第二控制信号线；第三晶体管的第一端电性耦接至第二晶体管的第二端，第三晶体管的控制端电性耦接至第一晶体管的第二端；第四晶体管的第一端电性耦接至第三晶体管的第二端，第四晶体管的控制端电性耦接至第三控制信号线；第一电容的一端电性耦接至第一晶体管的第二端，另一端电性耦接至第三晶体管的第一端；第二电容的一端电性耦接至第三晶体管的第一端，另一端电性耦接至第一电压源线；发光元件的一端电性耦接至第四晶体管的第二端，另一端则电性耦接至第二电压源线。
本发明另外提出一种自发光显示器的像素结构，其可接收第一电压源与第二电压源。此像素结构包括第一～第四晶体管、第一与第二电容以及发光元件，且各晶体管各具有第一端、第二端与控制端。其中，第一晶体管的第一端用以接收数据信号，第一晶体管的控制端用以接收第一控制信号；第二晶体管的第一端用以接收第一电压源，第二晶体管的控制端用以接收第二控制信号；第三晶体管的第一端电性耦接至第二晶体管的第二端，第三晶体管的控制端电性耦接至第一晶体管的第二端；第四晶体管的第一端电性耦接至第三晶体管的第二端，第四晶体管的控制端用以接收第三控制信号；第一电容的一端电性耦接至第一晶体管的第二端，另一端电性耦接至第三晶体管的第一端；第二电容的一端电性耦接至第三晶体管的第一端，另一端用以接收第一电压源；发光元件的一端电性耦接至第四晶体管的第二端，另一端则用以接收第二电压源。
本发明还提出一种自发光显示器。此自发光显示器包含多个前述的像素结构、数据驱动器、扫瞄驱动器以及电源供应器。其中，数据驱动器电性耦接各像素结构，用以提供每一像素结构的数据信号；扫描驱动器电性耦接至像素结构，用以提供每一像素结构的第一控制信号、第二控制信号以及第三控制信号；电源供应器则电性耦接各像素结构，用以提供每一像素结构的第一电压源以及第二电压源。
本发明另外提出一种像素结构的驱动方法，其适于驱动前述的像素结构。此驱动方法于第一时段中，在数据线上提供参考电位并设定第一控制信号线与第二控制信号线的电位，藉此导通第一晶体管与第二晶体管；之后则在第二时段中设定第二控制信号线与第三控制信号线的电位，藉此截止第二晶体管但导通第四晶体管；接下来在第三时段中维持第二晶体管为截止，并在第三时段内提供数据电位至数据线，且设定第一控制信号线的电位以使数据电位经过第一晶体管而被导入至第三晶体管的控制端；之后再于第四时段中设定第一、第二与第三控制信号线的电位，使第一晶体管截止且第二晶体管与第四晶体管导通。
在本发明的一个实施例中，上述的第四晶体管在第一、第二、第三与第四时段内皆保持为导通。
在本发明的另一个实施例中，上述的第三控制信号线的电位被设定以使第四晶体管仅在第二与第四时段内保持为导通，而在第一与第三时段中则保持为截止。
本发明另外提出一种像素结构的驱动方法，其适于驱动前述的像素结构。此驱动方法于第一时段中，在数据线上提供参考电位并设定第一、第二及第三控制信号线的电位，藉此导通第一晶体管与第二晶体管、第四晶体管；之后则在第二时段中设定第二控制信号线与第三控制信号线的电位，藉此截止第二晶体管但导通第四晶体管；接下来在第三时段中维持第二晶体管为截止且关闭第四晶体管，并在第三时段内提供数据电位至数据线，且设定第一控制信号线的电位以使数据电位经过第一晶体管而被导入至第三晶体管的控制端；之后再于第四时段中设定第一、第二与第三控制信号线的电位，使第一晶体管截止且第二晶体管与第四晶体管导通。
本发明因采用上述的像素结构，因此可以有效的依据不同需求而分别采用不同的驱动方式；再者，无论在哪一种显示方式中，影像亮度补偿的机制都以同样的方式在操作，因此可以同时适用于同步与非同步显示方式的显示装置中。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。
附图说明
图1为根据本发明一实施例的像素结构的电路图。
图2为根据本发明另一实施例的像素结构的电路图。
图3为根据本发明一实施例的自发光显示装置的电路方块图。
图4为根据本发明一实施例的像素结构的驱动方法在同步显示方式下所得波形的时序图。
图5A为对本发明所提供的像素结构进行对应的驱动操作后所得的数据信号电压与发光元件电流间的关系曲线图。
图5B为对2T1C像素结构进行对应的驱动操作后所得的数据信号电压与发光元件电流间的关系曲线图。
图6为先前技术中所常用的2T1C像素结构的电路方块图。
附图标记说明
30：自发光显示装置
310～318：数据驱动器
320：扫瞄驱动器
330：电源供应器
C1、C2：电容
CS：储存电容
M1～M4：P型晶体管
N1～N4：N型晶体管
Data：数据信号
EM、BP、SCAN：控制信号
OVDD、OVSS：电压源
O1：发光元件
T1、T2、T3、T4、TH1、TH2：时段
TR1、TR2：晶体管
EM1～EMn、BP1～BPn、SCAN1～SCANn：控制信号线
D1～Dm：数据线
OVDD1～OVDDm、OVSS1～OVSSm：电源线
P11～Pnm：像素结构
Vth：阀值
Vref：参考电位
DA：数据信号
Vdata：数据信号的电位
具体实施方式
请参照图1，其为根据本发明一实施例的像素结构的电路图。此实施例所示的像素结构包括四个P型晶体管M1、M2、M3与M4、两个电容C1与C2以及一个发光元件O1。如图所示，P型晶体管M1的一端接收数据信号Data，P型晶体管M1的控制端接收控制信号SCAN，而P型晶体管M1的另一端则电性耦接至电容C1的其中一端以及P型晶体管M3的控制端。P型晶体管M2的一端电性耦接至电压源OVDD以及电容C2的其中一端，P型晶体管M2的控制端接收控制信号EM，而P型晶体管M2的另一端则电性耦接至电容C1的其中一端、电容C2的其中一端以及P型晶体管M3的一端。P型晶体管M3除了上述的电性耦接关系之外，还有一端是电性耦接至P型晶体管M4的其中一端。P型晶体管M4除了电性耦接至P型晶体管M3之外，还有一端电性耦接至发光元件O1的一端，并有控制端电性耦接至控制信号BP。最后，发光元件O1的另一端电性耦接至电源电压OVSS。
上述的像素结构是完全使用P型晶体管所完成的，除此之外，也可以完全使用N型晶体管来完成本发明所提供的像素结构。请参照图2，其为根据本发明另一实施例的像素结构的电路图。此实施例所示的像素结构包括四个N型晶体管N1、N2、N3与N4、两个电容C1与C2以及一个发光元件O1。
如图所示，N型晶体管N1的一端接收数据信号Data，N型晶体管N1的控制端接收控制信号SCAN，而N型晶体管N1的另一端则电性耦接至电容C1的其中一端以及N型晶体管N3的控制端。N型晶体管N2的一端电性耦接至电压源OVSS以及电容C2的其中一端，N型晶体管N2的控制端接收控制信号EM，而N型晶体管N2的另一端则电性耦接至电容C1的其中一端、电容C2的其中一端以及N型晶体管N3的一端。N型晶体管N3除了上述的电性耦接关系之外，还有一端是电性耦接至N型晶体管N4的其中一端。N型晶体管N4除了电性耦接至N型晶体管N3之外，还有一端电性耦接至发光元件O1的一端，并有控制端电性耦接至控制信号BP。最后，发光元件O1的另一端电性耦接至电源电压OVDD。
此外，上述的P型晶体管与N型晶体管可以使用其他的晶体管元件来替换，但应能符合制程上的相关规定，上述的晶体管可以例如是场效晶体管、薄膜晶体管或薄膜场效晶体管。此外，上述的发光元件可以例如是发光二极管或是有机发光二极管。
接下来请参照图3，其为根据本发明一实施例的自发光显示装置的电路方块图。在本实施例中，自发光显示装置30包含了多个像素结构P11、P12、P1m、P21、P22、P2m、Pn1、Pn2...与Pnm等，多个数据驱动器310至318(也可仅使用单一个数据驱动器310)，一个扫瞄驱动器320，以及一个电源供应器330。其中，像素结构Pxy表示的是位于第x列第y栏处的像素结构，且图中各元件的数量并不限于所示的图式中的数量。数据驱动器310与312透过数据线D1、D2...与Dm来传递数据信号Data。扫瞄驱动器320透过控制信号线SCAN1、SCAN2...与SCANn来传递控制信号SCAN，透过控制信号线EM1、EM2...与EMn来传递控制信号EM，并透过控制信号线BP1、BP2...与BPn来传递控制信号BP。电源供应器330则透过电源线OVDD1、OVDD2...与OVDDm来传递电压源OVDD所提供的电位，并透过电源线OVSS1、OVSS2...与OVSSm来传递电压源OVSS所提供的电位。其中电源线OVDD1、OVDD2...与OVDDm传递的电压源OVDD可以是相同电压大小的电压源。相同的，电源线OVSS1、OVSS2...与OVSSm传递的电压源OVSS可以是相同电压大小的电压源。
如图所示，一个像素结构会分别电性耦接至一条数据线DT、一条控制信号线SCANS、一条控制信号线EMS、一条控制信号线BPS、一条电源线OVDDT与一条电源线OVSST。其中，1≤S≤n且1≤T≤m。
举例来说，像素结构P12会电性耦接至数据线D2、控制信号线SCAN1、EM1与BP1，以及电源线OVDD2与OVSS2。设若像素结构P12是采用如图1所示的像素结构，则P型晶体管M1的一端会电性耦接至数据线D2以接收数据信号，且P型晶体管M1的控制端会电性耦接至控制信号线SCAN1以接收控制信号SCAN，并根据控制信号SCAN而使数据信号被选择性地提供至P型晶体管M1与P型晶体管M3的控制端电性耦接的一端。再者，P型晶体管M2的一端会电性耦接至电源线OVDD2以接收电压源OVDD的电位，且P型晶体管M2的控制端会电性耦接至控制信号线EM1以接收控制信号EM，并根据控制信号EM而使电压源OVDD的电位被选择性地提供至P型晶体管M2与P型晶体管M3、电容C1及电容C2电性耦接的一端。此外，P型晶体管M3会根据其控制端上的电位，使电容C1与P型晶体管M2电性耦接的一端能选择性地电性耦接至P型晶体管M3与P型晶体管M4电性耦接的一端；P型晶体管M4的控制端会电性耦接至控制信号线BP1以接收控制信号BP，并根据控制信号BP而使P型晶体管M4与P型晶体管M3电性耦接的一端能选择性地电性耦接至发光元件O1的一端。
接下来请参照图4，其为根据本发明一实施例的像素结构的驱动方法在同步(simultaneously)显示方式下所得波形的时序图。请同时参照图1、图3与图4，以下将使用像素结构P11为例来进行说明。
首先，在时段T1中，数据驱动器310会在数据线D1上提供一个参考电位Vref做为数据信号Data的电位，而且控制信号线SCAN1所提供的控制信号SCAN的电位会被设定为逻辑低，控制信号线EM1所提供的控制信号EM的电位会被设定为逻辑低，控制信号线BP1所提供的控制信号BP的电位则会被设定为逻辑高。藉此，P型晶体管M1与M2都会因为控制端上的电位为逻辑低而导通，但P型晶体管M4则会因为控制端上的电位为逻辑高而截止。P型晶体管M1的导通会使数据信号Data(此时电位为Vref)被传送到P型晶体管M3的控制端，换言之，根据电位Vref而设定P型晶体管M3的控制端的电位，而P型晶体管M2的导通则会使电压源OVDD的电位被传送到P型晶体管M2与P型晶体管M3电性耦接的一端，换言之，根据电压源OVDD的电位而设定P型晶体管M2与P型晶体管M3电性耦接的一端的电位。
接下来，在时段T2之中，数据线D1与控制信号线SCAN1上的电位保持不变，但是控制信号线EM1所提供的控制信号EM的电位会被设定为逻辑高，而控制信号线BP1所提供的控制信号BP的电位则会被设定为逻辑低。如此一来，P型晶体管M2会变成截止，但P型晶体管M4则会被导通。此时，P型晶体管M3的控制端上的电位会被维持在Vref，而P型晶体管M3与P型晶体管M2电性耦接的一端上面的电位，则会从原本为电压源OVDD的电位逐渐改变，直到电位变成Vref-Vth而使P型晶体管M3截止才会停止变化。其中，Vth是P型晶体管M3的阀值(threshold value)。
接下来，在时段T3之中，控制信号线EM1所提供的控制信号EM的电位会被维持在逻辑高，而控制信号线BP1所提供的控制信号BP的电位则会被设定为逻辑高。在此条件下，P型晶体管M2会维持在截止的状况，而P型晶体管M4也会成为截止的状况。
由于所示者为进行同步显示的状况，所以在时段T3中，不同位置的像素结构在被写入电压时需要保持在不发光的状态，于是P型晶体管M4必须在时段T3中被维持在截止的状况下。另外，在时段T3中必须对各像素结构进行数据信号的充电操作，所以在时段T3中会有一段时间使得控制信号SCAN的电位变成逻辑低，并且在同时于数据线D1上提供正确的数据信号DA(假设电位为Vdata)，以使数据信号DA能被传递到P型晶体管M3的控制端上，换言之，根据数据信号DA设定P型晶体管M3的控制端的电位。由于一条数据线会同时电性耦接到多个像素结构，所以在同一条数据线上势必要有不同的时段来分别提供数据信号到这些像素结构中。因此，在数据线上所传递的数据信号是要提供给特定像素结构的时段内，电性耦接到这一条数据线上的其他像素结构中的P型晶体管M1就必须被截止，以防止这些像素结构接收到错误的数据信号。这些时段被称为数据维持(data holding)时段，其正如图4所示的时段TH1与TH2处。
随着数据信号DA被传递到P型晶体管M3的控制端，P型晶体管M3与P型晶体管M2电性耦接的一端会因为电容C1与C2的分压而使得电位变成Vref-Vth+dV，其中dV为(Vdata-Vref)*C1/(C1+C2)。
当所有的数据信号都被写入对应的像素结构之后，像素结构的操作期间就会离开时段T3并进入时段T4。在时段T4中，控制信号线SCAN1所提供的控制信号SCAN的电位会被设定为逻辑高，而控制信号线EM1所提供的控制信号EM的电位会被设定为逻辑低，控制信号线BP1所提供的控制信号BP的电位也会被设定为逻辑低。藉此，P型晶体管M1就不会导通，而P型晶体管M2与M4则会被导通，并使得发光元件O1开始发光。
在时段T4中，因为P型晶体管M2被导通，所以P型晶体管M2与P型晶体管M3电性耦接的一端上的电位会再度变成电压源OVDD所提供的电位。因此，P型晶体管M3的控制端上的电位会因为电容C1的耦合效应而被从原先的数据信号的电位Vdata变为Vdata+OVDD-Vref+Vth-dV。
由于发光元件的亮度与流通的电流有关，而发光元件上所流通的电流I又跟P型晶体管M3的控制端与源极端的电位差异VGS以及其阀值Vth有关，具体如下：
I＝k*(VGS-Vth)2
因此，若将VGS以上述的P型晶体管M3的控制端与源极端的电位分别代入，则发光元件O1上的电流I就会变成：
I＝k*[(Vdata+OVDD-Vref+Vth-dV)-(OVDD)-Vth]2
也就是说：
I＝k*[(Vdata-Vref-dV)]2
因此，发光元件O1的发光能力就与各晶体管之间的特性差异变化无关。
除了上述的做法之外，本发明还可以进一步适用于非同步(non-simultaneously)显示方式。由于在非同步显示方式中不需要在全部的像素结构都被充电之后才一起进行显示，所以P型晶体管M4在时段T1与T3中不需要变成截止的状态。也就是说，除了P型晶体管M4在时段T1与时段T3中变成导通状态之外(换言之，BP可一值维持逻辑低准位)，其余的操作方式及操作原理都与图4所示的实施例相同，在此不再赘述。
经过实验，发明人证明了上述像素结构及相关操作方法的确对于因为晶体管阀值的变异所造成的亮度不均匀现象有良好的改善效果。请参照图5A与5B，其中，图5A为对本发明所提供的像素结构进行对应的驱动操作后所得的数据信号电压与发光元件电流间的关系曲线图，图5B则是对如图6所示的像素结构进行对应的驱动操作后所得的数据信号电压与发光元件电流间的关系曲线图。由图5A可知，在不同的晶体管阀值下，例如晶体管阀值没有飘移(shift)、飘移+0.3V或飘移-0.3V的情况下，其数据信号电压与发光元件电流间的关系几近是一致的。对比起图5B而言，其改善程度甚为明显。
综上所述，本发明所提供的像素结构可以同时在同步及非同步显示方式中进行显示亮度的补偿，并且可以补偿因为晶体管阀值的变异所造成的亮度不均匀现象，但在实际使用上有更大的适用范围。
虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围以权利要求书为准。

Claims (8)

1.一种自发光显示器的像素结构，电性耦接至一数据线、一第一电压源线、一第二电压源线、一第一控制信号线、一第二控制信号线与一第三控制信号线，该像素结构包括：
一第一晶体管，具有第一端、第二端与控制端，该第一晶体管的第一端电性耦接至该数据线，该第一晶体管的控制端电性耦接至该第一控制信号线；
一第二晶体管，具有第一端、第二端与控制端，该第二晶体管的第一端电性耦接至该第一电压源，该第二晶体管的控制端电性耦接至该第二控制信号线；
一第三晶体管，具有第一端、第二端与控制端，该第三晶体管的第一端电性耦接至该第二晶体管的第二端，该第三晶体管的控制端电性耦接至该第一晶体管的第二端；
一第四晶体管，具有第一端、第二端与控制端，该第四晶体管的第一端电性耦接至该第三晶体管的第二端，该第四晶体管的控制端电性耦接至该第三控制信号线；
一第一电容，该第一电容的一端电性耦接至该第一晶体管的第二端，另一端电性耦接至该第三晶体管的第一端；
一第二电容，该第二电容的一端电性耦接至该第三晶体管的第一端，另一端电性耦接至该第一电压源线；以及
一发光元件，一端电性耦接至该第四晶体管的第二端，另一端电性耦接至该第二电压源线；
其中，该数据线所传递的数据信号被分时段提供给连接在该数据线上的不同像素结构，在每个时段内，接受该数据信号的像素结构的第一晶体管导通，不接受该数据信号的像素结构的第一晶体管截止，在各该像素结构依次接受该数据信号的过程中，每个像素结构各自的该第三控制信号线均控制对应的该第四晶体管截止。
2.如权利要求1所述的像素结构，其特征在于，该第一晶体管、第二晶体管、第三晶体管与第四晶体管皆为P型晶体管。
3.如权利要求1所述的像素结构，其特征在于，该第一晶体管、第二晶体管、第三晶体管与第四晶体管皆为N型晶体管。
4.一种自发光显示器的像素结构，接收一第一电压源与一第二电压源，该像素结构包括：
一第一晶体管，具有第一端、第二端与控制端，该第一晶体管的第一端用以接收一数据信号，该第一晶体管的控制端用以接收一第一控制信号；
一第二晶体管，具有第一端、第二端与控制端，该第二晶体管的第一端用以接收该第一电压源，该第二晶体管的控制端用以接收一第二控制信号；
一第三晶体管，具有第一端、第二端与控制端，该第三晶体管的第一端电性耦接至该第二晶体管的第二端，该第三晶体管的控制端电性耦接至该第一晶体管的第二端；
一第四晶体管，具有第一端、第二端与控制端，该第四晶体管的第一端电性耦接至该第三晶体管的第二端，该第四晶体管的控制端用以接收第三控制信号；
一第一电容，该第一电容的一端电性耦接至该第一晶体管的第二端，另一端电性耦接至该第三晶体管的第一端；
一第二电容，该第二电容的一端电性耦接至该第三晶体管的第一端，另一端用以接收该第一电压源；以及
一发光元件，一端电性耦接至该第四晶体管的第二端，另一端用以接收该第二电压源；
其中，该数据信号被分时段提供给不同像素结构，在每个时段内，接受该数据信号的像素结构的第一晶体管导通，不接受该数据信号的像素结构的第一晶体管截止，在各该像素结构依次接受该数据信号的过程中，每个像素结构各自的该第三控制信号均控制对应的该第四晶体管截止。
5.如权利要求4所述的像素结构，其特征在于：
该第一晶体管系用以使该数据信号选择性提供至该第一电容的第二端；
该第二晶体管系用以使第一电压源选择性提供至该第三晶体管的第一端、该第二电容的第二端与该第一电容的一端；
该第三晶体管系用以使该第一电容的第二端选择性电性耦接至该第四晶体管的第一端；以及
该第四晶体管系用以使该第三晶体管的第二端选择性电性耦接至该发光元件的第一端。
6.一种自发光显示器，包含：
多个如权利要求4所述的像素结构；
一数据驱动器，电性耦接该些像素结构，用以提供每一该些像素结构的该数据信号；
一扫描驱动器，电性耦接该些像素结构，用以提供每一该些像素结构的该第一控制信号、该第二控制信号以及该第三控制信号；以及
一电源供应器，电性耦接该些像素结构，用以提供每一该些像素结构的该第一电压源以及该第二电压源。
7.一种像素结构的驱动方法，适于驱动如权利要求1所述的像素结构，该驱动方法包括：
于一第一时段中，在该数据线上提供一参考电位并设定该第一控制信号线与该第二控制信号线的电位，藉此导通该第一晶体管与该第二晶体管；
在该第一时段后的一第二时段中，设定该第二控制信号线与该第三控制信号线的电位，藉此截止该第二晶体管但导通该第四晶体管；
在该第二时段后的一第三时段中，维持该第二晶体管为截止，并在该第三时段内，提供一数据信号至该数据线，且设定该第一控制信号线的电位以使该第三晶体管的控制端的电位根据该数据信号的数据电位经过该第一晶体管而被设定；以及
在该第三时段后的一第四时段中，设定该第一控制信号线、该第二控制信号线与该第三控制信号线的电位，使该第一晶体管截止且该第二晶体管与该第四晶体管导通；
其中，该第三控制信号线的电位被设定以使该第四晶体管仅在该第二时段与第四时段内保持为导通，而在该第一时段与第三时段中则保持为截止；
其中，该第三时段中，该数据电位经过该第一晶体管而被导入至该第三晶体管的控制端的时间长度，仅为该第三时段中的一部分时段。
8.如权利要求7所述的驱动方法，其特征在于，该第四晶体管在该第一时段、第二时段、第三时段与第四时段内皆保持为导通。
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