CN102522327A - 自对准低电阻栅极rf ldmos的制造方法 - Google Patents

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Abstract

本发明公开了一种自对准低电阻栅极RF LDMOS的制造方法,该方法在完成多晶硅淀积后,按照以下步骤制作金属栅:1)在多晶硅的栅极区域淀积氮化硅;2)栅极刻蚀;3)淀积氧化层;4)栅极侧墙刻蚀;5)进炉管成长氧化层;6)干法刻蚀掉氮化硅;7)淀积金属层,经两次高温退火,自对准地在栅极上形成低电阻金属栅。该方法通过同时集成低电阻栅和侧墙工艺,不仅提高了RF LDMOS器件的高频特性,减少了器件尺寸对工艺的依存性,而且简化了RF LDMOS的制备工艺流程,降低了工艺成本。

Description

自对准低电阻栅极RF LDMOS的制造方法
技术领域
本发明涉及半导体集成电路领域,特别是涉及一种自对准低电阻栅极RF LDMOS的制造方法。 
背景技术
随着无线通信应用需求的迅速增长,RF LDMOS(射频横向扩散MOS管)功率器件变得越来越重要。RF LDMOS功率器件不但具有良好的电学特性,而且可以与现有CMOS集成电路工艺完全兼容,易于实现大规模RF集成电路。但由于传统RF LDMOS器件多采用重掺杂的传统多晶硅栅电阻,其电阻率约40~100欧姆/cm,这在一定程度上限制了RF LDMOS器件在高速高频方面的应用。 
栅的电阻增加在宽的器件驱动大的互连线能力中引起显著的延迟。栅电阻随器件尺寸的减小而增加,这是因为栅长变得越来越短,并且由于边缘效应,窄的栅线条会比宽的栅线条的方块电阻高。 
多晶硅栅的第二个问题是,即使它们重掺杂,在与氧化层之间仍有不可忽略的栅电压降。随着电压的积累和栅氧厚度的减小,栅损失的部分电压变得越来越重要,这个现象称为“多晶硅耗尽”。 
此外,多晶硅栅的第三个问题的是,在器件制造中,掺杂剂从栅向沟道的扩散问题。对于厚的栅氧,这可以被有效的抑止,但随着栅氧越来越薄,避免掺杂剂通过栅氧向沟道的扩散已经成为重要的工艺约束条件,它最终会影响器件的性能。 
为了降低多晶硅栅的电阻率,常用的方法是使多晶硅形成金属硅化物,通常为WSi(钨硅化物)。但是,典型的WSi的电阻率为5~20欧姆/cm,虽然有所降低,但还是无法满足高速或高频的需求。因此,通常对于此类器件不采用WSi来做,而是用金属栅器件特殊材料来做。金属栅具有非常小的电阻和最小的RC时间常数,目前制作金属栅的可行的材料包括钽(Tantalum)、钨、氮化钽(Tantalum Nitride)或是氮化钛(Titalium Nitride),金属栅 (以氮化钛为例)的制备工艺流程通常如下: 
1)淀积多晶硅; 
2)栅极刻蚀; 
3)形成侧墙; 
4)自对准源/漏区注入; 
5)光刻,用掩模版定义出需要形成低电阻的区域; 
6)淀积金属钛,经过两次退火形成低电阻的金属栅。 
上述工艺方法中,由于形成低电阻的区域是通过光刻定义出来的,存在套刻对准的偏差,因此限制了器件尺寸的缩小;另外,金属栅制作工艺比较复杂,也极大地限制了其产量,因此,基于硅的高速高频器件很难大规模量产。 
发明内容
本发明要解决的技术问题是提供一种自对准低电阻栅极RF LDMOS的制造方法,它可以降低RF LDMOS的栅极电阻,并可以优化RF LDMOS的制备工艺。 
为解决上述技术问题,本发明的自对准低电阻栅极RF LDMOS的制造方法,在完成多晶硅淀积后,按照以下步骤制作金属栅: 
1)在多晶硅的栅极区域淀积氮化硅; 
2)刻蚀形成多晶硅栅极; 
3)淀积氧化层; 
4)干法回刻,刻蚀形成栅极的侧墙; 
5)炉管氧化,成长氧化层; 
6)干法刻蚀掉栅极上面的氮化硅; 
7)在栅极上淀积金属层,经两次高温退火,自对准地在栅极上形成低电阻金属栅。 
本发明将低电阻栅和侧墙工艺同时集成,不仅提高了器件的高频特性,减少了器件尺寸对工艺的依存性,而且简化了RF LDMOS的制备工艺流程,降低了工艺成本。 
附图说明
图1是本发明实施例的方法示意图。
图2是本发明实施例的栅电阻的测量曲线图。 
图中附图标记说明如下: 
1:衬底 
2:外延层 
3:源 
4:漏 
5:栅氧 
6:多晶硅栅极 
7:氮化硅 
8:氧化层(二氧化硅) 
9:侧墙 
10:氧化层(二氧化硅) 
11:硅化钛 
具体实施方式
为对本发明的技术内容、特点与功效有更具体的了解,现结合图示的实施方式,详述如下: 
本实施例的自对准低电阻栅极RF LDMOS的制造方法,其具体工艺流程为: 
步骤1,在硅衬底1上生长外延层2,制作源3、漏4,成长栅氧5;然后,在栅氧5上淀积多晶硅,再在多晶硅上需要制作栅极的区域淀积氮化硅7,通过刻蚀形成多晶硅栅极6,如图1(a)所示。氮化硅7的厚度为300~500埃米。 
步骤2,用低压化学气相沉积法淀积一层厚度为200~300埃米的氧化层8,如图1(b)所示。这样形成的氧化层8具有很好的保形性和致密性。 
步骤3,干法回刻,刻蚀形成多晶硅栅极6的侧墙9,如图1(c)所示。 
步骤4,进炉管氧化,在源3、漏4区上面成长一层厚度大于300埃米的氧化层10,如 图1(d)所示。 
多晶硅栅极6上面由于有氮化硅7的保护,不会形成氧化层。而多晶硅栅6的侧壁由于有侧墙9的保护,因此,在炉管成长氧化层10的过程中,不会在多晶硅栅极6的侧壁消耗过多的多晶硅,从而不会影响器件的特性。 
步骤5,利用氮化硅7对氧化层10刻蚀的高选择比(通常大于10),干法刻蚀掉多晶硅栅极6上面的氮化硅7,而氧化层损失小于100埃米。如图1(e)所示。 
步骤6,在多晶硅栅极6上,淀积一层厚度为100~2000埃米的钛金属层(也可以用钨或镍等其他可以与硅形成合金的金属),经过两次高温退火,自对准地在栅极上形成低电阻的硅化钛11金属栅。 
由于源3、漏4区域有氧化层10(作为金属淀积的阻挡层)的保护,而栅极两侧又有侧墙9的保护,不会因栅极尺寸的缩小而影响器件的特性,因此,退火后能够自对准地在栅极上形成硅合金。 
步骤7,按照常规工艺流程进行后续的工艺,完成RF LDMOS的制备。 
经实际电流电压曲线测量(取0.2伏对应的电流值来计算电阻),按照上述方法制备的RFLDMOS的栅电阻(由硅化钛11和多晶硅栅极6共同组成)为1.32欧姆/方块,如图2所示,远小于按照传统方法做出的电阻值。 

Claims (8)

1.自对准低电阻栅极RF LDMOS的制造方法,其特征在于,在完成多晶硅淀积后,按照以下步骤制作金属栅:
1)在多晶硅的栅极区域淀积氮化硅;
2)刻蚀形成多晶硅栅极;
3)淀积氧化层;
4)干法回刻,刻蚀形成栅极的侧墙;
5)炉管氧化,成长氧化层;
6)干法刻蚀掉栅极上面的氮化硅;
7)在栅极上淀积金属层,经两次高温退火,自对准地在栅极上形成低电阻金属栅。
2.根据权利要求1所述的方法,其特征在于,步骤1),所述氮化硅的厚度为300~500埃米。
3.根据权利要求1所述的方法,其特征在于,步骤3),用低压化学气相沉积法淀积所述氧化层。
4.根据权利要求3所述的方法,其特征在于,步骤3),所述氧化层的厚度为200~300埃米。
5.根据权利要求1所述的方法,其特征在于,步骤5),所述氧化层的厚度大于300埃米。
6.根据权利要求1所述的方法,其特征在于,步骤6),干法刻蚀时,氮化硅对二氧化硅的刻蚀选择比大于10。
7.根据权利要求1所述的方法,其特征在于,步骤7),所述金属层的材质为钛、钨或镍。
8.根据权利要求7所述的方法,其特征在于,步骤7),所述金属层的厚度为100~2000埃米。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103715093A (zh) * 2012-10-09 2014-04-09 上海华虹宏力半导体制造有限公司 P型ldmos中改善漏电的工艺方法
CN104282569A (zh) * 2013-07-05 2015-01-14 上海华虹宏力半导体制造有限公司 Rfldmos的制作工艺方法
CN112447517A (zh) * 2019-08-30 2021-03-05 株洲中车时代半导体有限公司 一种栅极退火及侧墙形成方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5956584A (en) * 1998-03-30 1999-09-21 Texas Instruments - Acer Incorporated Method of making self-aligned silicide CMOS transistors
US6555438B1 (en) * 1998-02-19 2003-04-29 Shye-Lin Wu Method for fabricating MOSFETs with a recessed self-aligned silicide contact and extended source/drain junctions
CN1463045A (zh) * 2002-05-29 2003-12-24 株式会社东芝 半导体器件及其制造方法
CN1691295A (zh) * 2004-04-23 2005-11-02 中国科学院微电子研究所 用于射频横向扩散场效应晶体管的自对准硅化物方法
US20060163675A1 (en) * 2005-01-19 2006-07-27 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US20060281305A1 (en) * 2005-06-13 2006-12-14 Sug-Woo Jung Methods of forming self-aligned silicide layers using multiple thermal processes
CN101123271A (zh) * 2006-08-11 2008-02-13 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
CN101165917A (zh) * 2006-10-18 2008-04-23 台湾积体电路制造股份有限公司 具有连续接触蚀刻停止层的金属氧化物半导体元件
CN101853813A (zh) * 2009-03-31 2010-10-06 台湾积体电路制造股份有限公司 半导体装置及其制造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6555438B1 (en) * 1998-02-19 2003-04-29 Shye-Lin Wu Method for fabricating MOSFETs with a recessed self-aligned silicide contact and extended source/drain junctions
US5956584A (en) * 1998-03-30 1999-09-21 Texas Instruments - Acer Incorporated Method of making self-aligned silicide CMOS transistors
CN1463045A (zh) * 2002-05-29 2003-12-24 株式会社东芝 半导体器件及其制造方法
CN1691295A (zh) * 2004-04-23 2005-11-02 中国科学院微电子研究所 用于射频横向扩散场效应晶体管的自对准硅化物方法
US20060163675A1 (en) * 2005-01-19 2006-07-27 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US20060281305A1 (en) * 2005-06-13 2006-12-14 Sug-Woo Jung Methods of forming self-aligned silicide layers using multiple thermal processes
CN101123271A (zh) * 2006-08-11 2008-02-13 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
CN101165917A (zh) * 2006-10-18 2008-04-23 台湾积体电路制造股份有限公司 具有连续接触蚀刻停止层的金属氧化物半导体元件
CN101853813A (zh) * 2009-03-31 2010-10-06 台湾积体电路制造股份有限公司 半导体装置及其制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103715093A (zh) * 2012-10-09 2014-04-09 上海华虹宏力半导体制造有限公司 P型ldmos中改善漏电的工艺方法
CN104282569A (zh) * 2013-07-05 2015-01-14 上海华虹宏力半导体制造有限公司 Rfldmos的制作工艺方法
CN112447517A (zh) * 2019-08-30 2021-03-05 株洲中车时代半导体有限公司 一种栅极退火及侧墙形成方法

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