CN101996955B - 芯片封装体及其制造方法 - Google Patents

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Abstract

本发明公开一种芯片封装体及其制造方法。该芯片封装体包括：一半导体基板，具有至少一接垫区和至少一元件区，其中半导体基板于接垫区内包括多个重掺杂区，且两重掺杂区之间被予以绝缘隔离；多个导电垫结构，设置于接垫区上；至少一开口，位于芯片封装体的侧壁处并暴露出该些重掺杂区；及一导电图案，位于开口内并电性接触该些重掺杂区。

Description

芯片封装体及其制造方法
技术领域
本发明涉及一种芯片封装体，特别是涉及一种晶片级芯片封装体及其制造方法。
背景技术
目前业界针对芯片的封装已发展出一种晶片级封装技术，在晶片级封装完成之后，再进行切割步骤，以分离形成芯片封装体。其中芯片封装体内的重布线路图案以和金属接垫直接接触为主，因此，在重布线路图案的制作工艺上，必须配合金属接垫的设计。
因此，业界亟需一种新颖的芯片封装体及其制作方法，以克服上述问题。
发明内容
为解决上述问题，本发明实施例提供一种芯片封装体，其包括：一半导体基板，具有至少一接垫区和至少一元件区，其中半导体基板于接垫区内包括多个重掺杂区，且两重掺杂区之间被子以绝缘隔离；多个导电垫结构，设置于接垫区上；至少一开口，位于芯片封装体的侧壁处并暴露出该些重掺杂区；及一导电图案，位于开口内并电性接触该些重掺杂区。
此外，本发明的另一实施例还提供一种芯片封装体的制造方法，包括：提供一半导体晶片，其限定有多个切割区和多个基板，每个基板包括至少一接垫区和元件区；实施一离子掺杂步骤，以在半导体晶片的接垫区内形成多个重掺杂区；形成多个导电垫结构于该些接垫区上，其中该些导电垫结构对应该些重掺杂区；沿该些切割区形成多个开口以暴露出该些重掺杂区；及于该些开口中形成一导电图案以电性接触该些重掺杂区。
为了让本发明的上述目的、特征、及优点能更明显易懂，以下配合所附附图，作详细说明如下：
附图说明
图1-图2是显示依据本发明的一实施例中，形成半导体芯片的制造方法的剖面示意图；
图3A-图3F是显示依据本发明的另一实施例中，形成芯片封装体的制造方法的剖面示意图；
图4A-图4F是显示依据本发明的另一实施例中，形成芯片封装体的制造方法的剖面示意图。
主要元件符号说明
半导体晶片300；绝缘层301；元件区100A；周边接垫区100B；绝缘壁305；半导体元件302；导电垫结构304；封装层500；间隔层310；间隙316；开口300c、300h；绝缘层320；重布线路图案330；保护层340；焊球下金属层345；导电凸块350。
具体实施方式
以下以实施例并配合附图详细说明本发明，在附图或说明书描述中，相似或相同的部分是使用相同的图号。且在附图中，实施例的形状或是厚度可扩大，以简化或是方便标示。再者，附图中各元件的部分将以描述说明之，值得注意的是，图中未绘示或描述的元件，为所属技术领域中具有通常知识者所知的形式。另外，特定的实施例仅为揭示本发明使用的特定方式，其并非用以限定本发明。
本发明是以一制作CMOS影像感测芯片封装体为例，然而微机电芯片封装体(MEMS chip package)或其他半导体芯片也可适用。亦即，可以了解的是，在本发明的芯片封装体的实施例中，其可应用于各种包含有源元件或无源元件(active or passive elements)、数字电路或模拟电路(digital or analogcircuits)等集成电路的电子元件(electronic components)，例如是有关于光电元件(opto electronic devices)、微机电***(Micro Electro Mechanical System；MEMS)、微流体***(micro fluidic systems)、或利用热、光线及压力等物理量变化来测量的物理感测器(Physical Sensor)，或是CMOS影像感测器等。特别是可选择使用晶片级封装(wafer scale package；WSP)制作工艺对影像感测元件、发光二极管(light-emitting diodes；LEDs)、太阳能电池(solar cells)、射频元件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(micro actuators)、表面声波元件(surface acoustic wave devices)、压力感测器(process sensors)或喷墨头(ink printer heads)等芯片进行封装。
其中上述晶片级封装制作工艺主要是指在晶片阶段完成封装步骤后，再予以切割成独立的封装体，然而，在一特定实施例中，例如将已分离的半导体芯片重新分布在一承载晶片上，再进行封装制作工艺，也可称之为晶片级封装制作工艺。另外，上述晶片级封装制作工艺也适用于藉堆叠(stack)方式安排具有集成电路的多片晶片，以形成多层集成电路(multi-layer integratedcircuit devices)的芯片封装体。
请参阅图1至图2，其是显示依据本发明的一实施例，在半导体晶片上制作芯片的制造方法的剖面示意图。如图1及图2所示，首先提供一半导体晶片300，一般为硅晶片，其包括一绝缘层301，可通过热氧化或化学气相沉积法等半导体制作工艺形成，或者在一实施例中可采用一绝缘层上硅基板(SOI)，或者通过晶片接合制作工艺(wafer bonding)结合两片晶片而成，其中一片晶片具有绝缘层。其次，半导体晶片限定有多个对应芯片的切割区SC和多个基板，每个基板包括至少一元件区100A，围绕元件区100A者为周边接垫区100B。接续，在半导体晶片300中形成连接至绝缘层301的绝缘壁305以隔离该些周边接垫区100B的多个区域以作为重掺杂区300b。以及于元件区100A制作半导体元件302，例如影像感测器元件或是微机电结构，而覆盖上述半导体晶片300及半导体元件302者为层间介电层303(IMD)，一般可选择低介电系数(low k)的绝缘材料，例如多孔性氧化层。接着于周边接垫区100B的层间介电层303中制作多个导电垫结构304。上述绝缘壁和绝缘层可以为绝缘材料例如一般的氧化硅，或是由绝缘空间构成，例如是气隙层或真空隔离层。上述导电垫结构304较佳可以由铜(copper；Cu)、铝(aluminum；Al)或其它合适的金属材料所制成。其中值得注意的是，上述半导体晶片于周边接垫区100B的位置包括多个重掺杂区300b，其电连接导电垫结构304并由绝缘壁305所隔离，重掺杂区300b可通过例如扩散或离子注入步骤，掺杂高浓度的离子如掺杂剂量为1E14～6E15 atoms/cm2的磷或砷等形成，以构成一导电路径。在一实施例中，一个重掺杂区对应一个导电垫结构，然而，在多个导电垫结构作为共同输出的情形下，可由一个重掺杂区对应多个导电垫结构。
此外，半导体晶片300在晶片厂产出时一般覆盖有一芯片保护层306(passivation layer)，同时将芯片内的元件电连接至外部电路，传统上晶片厂会事先限定芯片保护层306以形成多个暴露出导电垫结构304的开口306h。
接着，如图3A所示，提供封装层500以与半导体晶片接合，其中为方便说明起见，上述半导体晶片300仅揭示导电垫结构304、绝缘壁305和绝缘层301。封装层500例如为玻璃等透明基板、另一空白硅晶片、或是另一含有集成电路元件的晶片。在一实施例中，可通过间隔层310分开封装层500与半导体晶片，同时形成由间隔层310所围绕的间隙316。间隔层310可以为密封胶，或是感光绝缘材料，例如环氧树脂(epoxy)、阻焊材料(solder mask)等。此外间隔层310可先形成于半导体晶片300上，之后再通过粘着层与相对的封装层500接合，反之，也可将间隔层310先形成于封装层500上，之后再通过粘着层与相对的半导体晶片300接合。
请参阅图3B，本实施例可以封装层500为承载基板，自半导体晶片背面300a沿切割区SC进行蚀刻，例如通过非等向性蚀刻制作工艺去除部分硅基板材料，形成开口300c，其暴露出部分绝缘层301表面，并将半导体晶片分离成多个基板。
接着如图3C所示，自半导体晶片背面300a全面性形成一平坦化绝缘层320，并填满开口300c。绝缘层320的材质可为环氧树脂、防焊材料、或其他适合的绝缘物质，例如无机材料的氧化硅层、氮化硅层、氮氧化硅层、金属氧化物、或前述的组合；或也可为有机高分子材料的聚醯亚胺树脂(polyimide)、苯环丁烯(butylcyclobutene，BCB，道氏化学公司)、聚对二甲苯(parylene)、萘聚合物(polynaphthalenes)、氟碳化物(fluorocarbons)、丙烯酸酯(acrylates)等。
然后，请参阅图3D，自半导体晶片背面300a处移除部分绝缘层320、绝缘层301以及部分重掺杂区300b而形成一通道开口300h，举例而言，可沿着切割道SC自半导体晶片背面300a处实施一通道开口切割制作工艺，通过切割刀切除部分绝缘层320、绝缘层301以及部分重掺杂区300b，而在半导体晶片300中形成暴露出各重掺杂区300b的一通道开口300h，亦即此通道开口300h位于芯片封装体的侧壁处。
接着，如图3E所示，在该通道开口300h内形成重布线路图案330。在此实施例中，重布线路图案330除了形成于通道开口300h的侧壁上，还进一步延伸至绝缘层320下表面和重掺杂区300b上。重布线路图案330的形成方式可包括物理气相沉积、化学气相沉积、电镀、或无电镀等。重布线路图案330的材质可为金属材质，例如铜、铝、金、或前述的组合。重布线路图案330的材质还可包括导电氧化物，例如氧化铟锡(ITO)、氧化铟锌(IZO)、或前述的组合。在一实施例中，在整个半导体晶片300上顺应性形成一导电层，接着利用光刻制作工艺将导电层图案化为对应各重掺杂区300b的重布线路图案分布。
接续，请参阅图3F，其显示保护层340的形成方式。在本发明实施例中，保护层340例如为阻焊膜(solder mask)，可经由涂布防焊材料的方式在半导体晶片背面300a处形成保护层340。然后，对保护层340进行图案化制作工艺，以形成暴露部分重布线路图案330的多个终端接触开口。然后，在终端接触开口处形成焊球下金属层(Under Bump Metallurgy，UBM)345和导电凸块350。举例而言，由导电材料构成的焊球下金属层(UBM)可以是金属或金属合金，例如镍层、银层、铝层、铜层或其合金；或者是掺杂多晶硅、单晶硅、或导电玻璃层等材料。此外，耐火金属材料例如钛、钼、铬、或是钛钨层，也可单独或和其他金属层结合。而在一特定实施例中，镍/金层可以局部或全面性的形成于金属层表面。其中导电凸块350可通过重布线路图案330电连接重掺杂区300b，而非导电垫结构304。在本发明实施例中，导电凸块350用以传递元件302中的输入/输出(I/O)信号、接地(ground)信号或电源(power)信号。接着，沿着周边接垫区的切割线SC将半导体晶片分割，即可形成多个芯片封装体，其中，芯片封装体的半导体基板向内凹陷，导电图案330与半导体基板之间由绝缘层320所隔离，通道开口300h则邻接绝缘层320且位于芯片封装体的侧壁处，并由保护层340所覆盖。
另外，在周边接垫区上的重掺杂区300b，由绝缘壁305隔离，因此重布线路图案330可直接和重掺杂区300b电性接触，而不以和导电垫结构304直接接触为必要。因此通道开口300h的底部由于不必深入导电垫结构和间隔层的位置，可强化芯片封装体的结构。
另如图3F所示，通道开口300h的深度可以超过绝缘层301，因此通道开口内的重布线路图案330可以深入重掺杂区300b中，以增加接触面积。亦即绝缘层301可位于该些开口300h的底部或其下方。
请参阅图4A至图4F，其显示依据本发明的另一实施例中，形成芯片封装体的制造方法的剖面示意图。其中与前述实施例的主要差异在于通道开口300h通过蚀刻制作工艺形成，而非以切割刀进行移除。首先，如图4A所示，先行覆盖封装层500，然后如图4B所示，在切割区SC的位置自半导体晶片背面300a处移除部分硅基板材料和部分绝缘层301以暴露出重掺杂区300b而形成一开口300c，举例而言，可沿着切割区SC自半导体晶片背面300a处实施一非等向性蚀刻制作工艺，依序移除部分硅基板材料和部分绝缘层301，以于半导体晶片300中形成暴露出各重掺杂区300b的一开口300c，并将半导体晶片分离成多个基板。
接着，如图4C所示，自半导体晶片背面300a顺应性形成一绝缘层320，其并未填满开口300c。绝缘层320的材质可为环氧树脂、防焊材料、或其他适合的绝缘物质。然后利用光刻制作工艺限定开口底部的绝缘层320以形成再次暴露出各重掺杂区300b的通道开口300h。
请参阅图4D及图4E，在整个半导体晶片300上顺应性形成一导电层，接着利用光刻制作工艺将导电层图案化以形成对应各重掺杂区300b的重布线路图案330。在此实施例中，重布线路图案330除了形成于通道开口300h的侧壁上，还进一步延伸至绝缘层320下表面和重掺杂区300b上。接着，如图4F所示，依序完成保护层340和导电凸块350的制作。
虽然结合揭露较佳实施例了本发明，然而其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，可做些许更动与润饰，因此本发明的保护范围应以附上的权利要求所界定的为准。

Claims (17)

1.一种芯片封装体，包括：
半导体基板，具有至少一接垫区和至少一元件区，其中该半导体基板于该接垫区内包括多个重掺杂区，且两重掺杂区之间被予以绝缘隔离；
多个导电垫结构，设置于该接垫区上；
至少一开口，形成于该半导体基板中并位于该芯片封装体的侧壁处以暴露出该些重掺杂区；以及
导电图案，位于该开口内并电性接触该些重掺杂区，
其中该半导体基板包括第一表面及相反的第二表面，该些导电垫结构位于该第一表面侧，而该些开口自该第二表面形成，且还包括一保护层以填入该开口并覆盖该导电图案。
2.如权利要求1所述的芯片封装体，其中两重掺杂区之间通过一绝缘壁隔离。
3.如权利要求2所述的芯片封装体，其中该半导体基板为一绝缘层上硅基板，而该半导体基板中还包括一绝缘层，且该绝缘壁延伸至该绝缘层，且该绝缘层延伸至该些开口的底部或侧壁。
4.如权利要求1所述的芯片封装体，其中该导电图案深入该些重掺杂区。
5.如权利要求1所述的芯片封装体，其中该重掺杂区宽于该导电垫结构。
6.如权利要求1所述的芯片封装体，其中该导电图案与该半导体基板之间由一绝缘层所隔离，该开口则邻接该绝缘层。
7.如权利要求1所述的芯片封装体，还包括：
封装层，覆盖该半导体基板；以及
间隔层，设置于该封装层与该半导体基板之间。
8.一种芯片封装体的制造方法，包括：
提供一半导体晶片，其限定有多个切割区、接垫区和元件区；
实施一离子掺杂步骤，以于该些接垫区内形成多个重掺杂区，其中两重掺杂区之间被予以绝缘隔离；
形成多个导电垫结构于该些接垫区上，其中该些导电垫结构对应该些重掺杂区；
沿该些切割区形成多个开口以暴露出该些重掺杂区；及
在该些开口中形成一导电图案以电性接触该些重掺杂区，
其中该半导体晶片包括一第一表面及相反的第二表面，该些导电垫结构位于该第一表面侧，而该些开口自该第二表面形成，且该些开口由一保护层所覆盖。
9.如权利要求8所述的芯片封装体的制造方法，还包括沿该些切割区切割该半导体晶片以分割出多个半导体基板。
10.如权利要求8所述的芯片封装体的制造方法，还包括在两重掺杂区之间形成一绝缘壁而予以隔离。
11.如权利要求10所述的芯片封装体的制造方法，其中该半导体晶片为一绝缘层上硅基板，而该半导体晶片中还包括形成一绝缘层，且该绝缘壁延伸至该绝缘层，且该绝缘层延伸至该些开口的底部或侧壁。
12.如权利要求8所述的芯片封装体的制造方法，其中该导电图案深入该些重掺杂区。
13.如权利要求9所述的芯片封装体的制造方法，其中形成该多个开口和该导电图案包括：
自该第二表面去除该些半导体基板的一部分；
形成一绝缘层以包覆该些半导体基板；
沿该切割区自该第二表面处移除该绝缘层的一部分，以形成该些开口；及
形成该导电图案于该些开口内。
14.如权利要求13所述的芯片封装体的制造方法，其中该绝缘层的一部分是通过光刻制作工艺或切割刀移除。
15.如权利要求8所述的芯片封装体的制造方法，其中：
封装层覆盖该半导体晶片；以及
间隔层设置于该封装层与该半导体晶片之间。
16.如权利要求15所述的芯片封装体的制造方法，其中一间隙形成于该封装层与该半导体晶片之间，且其中该间隙被该间隔层所围绕。
17.如权利要求8所述的芯片封装体的制造方法，其中该重掺杂区宽于该导电垫结构。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI502705B (zh) * 2009-08-19 2015-10-01 Xintec Inc 晶片封裝體及其製造方法
CN102427021B (zh) * 2011-09-28 2016-05-04 上海华虹宏力半导体制造有限公司 半导体器件中的射频信号的传输结构及其形成方法
TWI426572B (zh) * 2011-10-20 2014-02-11 Ind Tech Res Inst 微機電感測裝置及其製造方法
US9006896B2 (en) * 2012-05-07 2015-04-14 Xintec Inc. Chip package and method for forming the same
WO2013181768A1 (zh) * 2012-06-06 2013-12-12 益芯科技股份有限公司 具有线路布局的预注成形模穴式立体封装模块
GB2509296B (en) 2012-09-25 2016-10-26 Cambridge Silicon Radio Ltd Composite reconstituted wafer structures
TWI484607B (zh) * 2013-01-11 2015-05-11 Xintec Inc 封裝結構及其製作方法
CN105793044B (zh) 2013-11-27 2017-10-10 惠普发展公司，有限责任合伙企业 具有由坝状物围绕的接合焊盘的打印头
TWI569427B (zh) * 2014-10-22 2017-02-01 精材科技股份有限公司 半導體封裝件及其製法
TWI628723B (zh) * 2015-03-10 2018-07-01 精材科技股份有限公司 一種晶片尺寸等級的感測晶片封裝體及其製造方法
TWI600125B (zh) * 2015-05-01 2017-09-21 精材科技股份有限公司 晶片封裝體及其製造方法
KR102595276B1 (ko) 2016-01-14 2023-10-31 삼성전자주식회사 반도체 패키지
SG10201702885PA (en) 2016-04-20 2017-11-29 Lam Res Corp Apparatus for measuring condition of electroplating cell components and associated methods
US10325952B2 (en) * 2017-07-07 2019-06-18 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
CN110191760B (zh) * 2019-04-16 2022-09-27 京东方科技集团股份有限公司 微通道器件及其制造方法、微流控***
TWI739697B (zh) * 2020-01-02 2021-09-11 精材科技股份有限公司 晶片封裝體及其製造方法
CN111223884B (zh) * 2020-03-10 2022-08-09 厦门安明丽光电科技有限公司 一种光电感测器及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009003565A1 (de) * 2007-06-29 2009-01-08 Schott Ag Verfahren zum verpacken von halbleiter-bauelementen und verfahrensgemäss hergestellten erzeugnis

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5646072A (en) * 1995-04-03 1997-07-08 Motorola, Inc. Electronic sensor assembly having metal interconnections isolated from adverse media
US6004864A (en) * 1998-02-25 1999-12-21 Taiwan Semiconductor Manufacturing Company Ltd. Ion implant method for forming trench isolation for integrated circuit devices
JP3646720B2 (ja) * 2003-06-19 2005-05-11 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
TWI345830B (en) * 2007-08-08 2011-07-21 Xintec Inc Image sensor package and fabrication method thereof
TWI382477B (zh) * 2007-08-24 2013-01-11 Xintec Inc 電子元件的晶圓級封裝及其製造方法
TWI443790B (zh) * 2008-05-21 2014-07-01 Xintec Inc 電子元件封裝體及其製作方法
TWI508194B (zh) * 2009-01-06 2015-11-11 Xintec Inc 電子元件封裝體及其製作方法
TWI502705B (zh) * 2009-08-19 2015-10-01 Xintec Inc 晶片封裝體及其製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009003565A1 (de) * 2007-06-29 2009-01-08 Schott Ag Verfahren zum verpacken von halbleiter-bauelementen und verfahrensgemäss hergestellten erzeugnis

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