CN102437881A - 一种用于olt光模块的接收状态恢复装置 - Google Patents

Abstract

本发明公开了一种用于OLT光模块的接收状态恢复装置，在现有的OLT光模块接收机中增加了快速SD产生电路和可编程逻辑电路，通过这两个电路，在光模块中自行生成了Reset信号供接收状态恢复电路使用，不再需要OLT***提供Reset信号，从而减小了OLT***的设计复杂度，同时也能够OLT***满足更大的分光比应用和更远的场景应用，而不用担心增加中继放大器使Reset信号丢失的问题。

Description

一种用于OLT光模块的接收状态恢复装置

技术领域

本发明涉及光通信技术领域，尤其涉及一种能够让GPON中的OLT接收完突发上行光信号后快速恢复到接收状态的装置。

背景技术

GPON（Gigabit-Capable Passive Optical Network吉比特无源光网络）是基于ITU-T G.984.x标准的最新一代宽带无源光网络接入标准，具有高带宽，高效率，大覆盖范围，用户接口丰富等众多优点，被大多数运营商视为实现接入网业务宽带化，综合化改造的理想技术。GPON是一点到多点***，一个OLT（Optical Line Terminal光线路终端）与多个ONU（Optical Network Unit光网络单元）通过树形光纤链路连接。GPON业务是异步的，下行规定为2.488Gbits/s，上行定义为1.244Gbits/s。在上行方向，从各ONU到OLT的数据传输采用时分多址的方式，即从ONU到OLT的业务是不连续的，由一个个突发数据包组成流向OLT的数据流，因此OLT接收部分具有突发式接收的特点。GPON要求的上行突发数据包的速度非常快，而传统模式光接收机的数据接收其建立时间很长，远大于几百纳秒甚至几个微秒，根本不能满足GPON***的应用，因此GPON OLT的突发模式接收有严格的指标要求，允许最大连续码长为72比特。

现有的GPON OLT光模块一般采用交流耦合电路来完成突发模式接收。由于交流耦合高通滤波器滤除了接收数据中的低频分量，会导致当数据为长串连续的“1”或“0”时脉冲顶部跌落进而产生失真。为防止这样的失真，现有的GPON OLT光模块一般采用一个大耦合电容器来降低低频截止频率。而大耦合电容器的使用，又会因其较长的充放电时间，导致OLT光模块中的接收机不能对突发数据包的直流电平变化做出快速响应。因而为了保证OLT光模块的响应速度满足GPON的要求，又在交流耦合电路中引入了高速开关芯片，用于在短时间内将交流耦合部分的电阻两端短接，帮助耦合电容快速放电，以满足快速响应的需求。高速开关芯片的开关由Reset（复位信号）控制。

Reset在OLT光模块的突发光接收机中起到非常重要的作用，现有技术中一般都是由GPON OLT***给OLT光模块提供Reset信号，但是这样大大增加了GPON OLT***设计的难度；同时现有GPON***受限于光功率预算,难以满足大分光比和长距离场景应用,若在传输中间级增加中继放大器来放大传输信号，则中继放大器又无法提供Reset。因此实际应用中迫切需要一种无需OLT***提供Reset信号的能够自行恢复接收状态的GPON OLT光模块。

发明内容

针对上述问题，本发明的目的在于提供一种用于OLT光模块的无需OLT***提供Reset信号的能够自行恢复接收状态的装置。

本发明的目的通过以下的技术方案来完成：

一种用于OLT光模块的接收状态恢复装置，包括至少部分的用于将光信号转换为差分电信号的APD-TIA（Avalanche Photo Diode- Trans-impedance Amplifier,，雪崩光电二极管-跨阻放大器），至少部分的用于对差分电信号整形并根据Reset信号恢复接收状态的接收状态恢复电路，至少部分的用于将整形后的差分电信号放大并转换为Rx Data（接收数据）信号的限幅放大器，还包括至少部分的用于对Rx Data信号进行检测输出SD（信号检测）信号的快速SD产生电路，至少部分的用于根据SD信号低电平的时长输出Reset信号的可编程逻辑电路；APD-TIA电压端接偏置电压，光信号经APD-TIA转换为差分电信号后输入到接收状态恢复电路；差分电信号经接收状态恢复电路整形后输入到限幅放大器；整形后的差分电信号经限幅放大器放大并转换为Rx Data信号向外输出，Rx Data信号还输入到快速SD产生电路；快速SD产生电路向外输出SD信号，SD信号还输入到可编程逻辑器件；可编程逻辑器件向接收状态恢复电路输出Reset信号。

进一步的，所述可编程逻辑器件包括非门、参考逻辑电平路、延迟逻辑电平路、第五与门；快速SD产生电路的SD信号经非门反相后，同时输入到参考逻辑电平路和延迟逻辑电平路；参考逻辑电平路输出端连接到第五与门一端输入端，用于将反相后的SD信号的短时序电平转换为长时序电平；延迟逻辑电平路输出端连接到第五与门另一端输入端，用于对反相后的SD信号进行延迟处理，并将反相后的SD信号的短时序电平转换为延迟长时序电平；第五与门用于对长时序电平和延迟长时序电平进行与运算，输出Reset信号。可编程逻辑器件通过对参考逻辑电平路的信号和延迟逻辑电平路的信号进行与运算，进而能够判断连续的低电平是连续的数据“0”还是数据已接收完成后的空载状态，防止错误恢复接收状态的情况的发生。

又进一步的，所述快速SD产生电路包括标准电平路，数据电平路和比较器；标准电平路输出标准电平到比较器一端输入端，数据电平路根据Rx Data信号的电平输入数据电平到比较器另一端输入端，比较器比较标准电平和数据电平后输出SD信号。快速SD产生电路通过标准电平路与数据电平路的比较能够灵敏而快速的输出SD信号。

另进一步的，所述标准电平路包括电阻R2、电阻R3、电容C1和数模转换器DAC；电阻R2一端接电压VCC，电阻R2另一端接比较器一端输入端；电容C1一端接地，电容C1另一端接比较器一端输入端，数模转换器DAC模拟电压输出端接电阻R3一端，电阻R3另一端接比较器一端输入端。标准电平路增加数模转换器DAC能够人为对标准电平进行调控，便于工程调试，能够适应更广泛的现实应用环境。

再进一步的，所述数据电平路包括信号采样电路，该信号采样电路包括二极管Q1、电容C2和电阻R4；二极管Q1正极输入Rx Data信号，二极管Q1负极接比较器另一端输入端；电容C2一端接地，电容C2另一端接比较器另一端输入端；电阻R4并联在电容C2两端。信号采样电路能够快速采集Rx Data信号的电平，使SD信号产生速度满足要求。

还进一步的，所述数据电平路还包括射随器T1和电阻R1；该射随器T1基极输入Rx Data信号，集电极接电压VCC，射极接信号采样电路中的二极管Q1正极；电阻R1一端接地，另一端接二极管Q1正极。射随器的使用能够隔离Rx Data信号,从而保证后续电路所用信号的相位和幅度不失真。

本发明的有益效果在于：本发明的用于OLT光模块的接收状态恢复装置在一般OLT光模块接收机中增加了快速SD产生电路和可编程逻辑电路，通过这两个电路，在光模块中自行生成了Reset信号供接收状态恢复电路使用，不再需要OLT***提供Reset信号，从而减小了OLT***的设计复杂度，同时也能够OLT***满足更大的分光比应用和更远的场景应用，而不用担心增加中继放大器使Reset信号丢失的问题；快速SD产生电路中的射随器能够防止信号失真，保证信号的准确，同时DAC能够人为调控标准电平的大小，能够使接收状态恢复装置适应更广泛的应用范围；可编程逻辑器件通过参考逻辑电平路与延迟逻辑电平路的设置，能够很好的区分连续的数据“0”和数据接收完成后的空载状态，防止错误恢复接收状态。

附图说明

图1是本发明具体实施例的模块化框图；

图2是本发明具体实施例的快速SD产生电路的电路结构示意图；

图3是本发明具体实施例的可编程逻辑器件的逻辑电路结构示意图；

图4是本发明具体实施例的信号时序示意图。

具体实施方式

本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。

本说明书（包括任何权利要求、摘要和附图）中公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。同时本说明书中对替代特征的描述是对等同技术特征的描述，不得视为对公众的捐献。

本说明书（包括任何权利要求、摘要和附图）中用语若同时具有一般含义与本领域特有含义的，如无特殊说明，均定义为本领域特有含义。

如图1所示，为本发明具体实施例的模块化框图。APD-TIA电压端连接到由OLT光模块的升压电路产生的偏置电压，使APD-TIA输出端输出差分电信号到接收状态恢复电路的输入端；接收状态恢复电路用于对差分电信号进行处理和整形，接收状态恢复电路输出端连接到限幅放大器的输入端；限幅放大器用于将差分电信号放大并输出Rx Data给OLT***设备，限幅放大器的输出端连接到快速SD产生电路的输入端；快速SD产生电路用于产生SD信号，快速SD产生电路输出端连接到可编程逻辑器件输入端；可编程逻辑器件用于根据SD信号进行逻辑判断从而输出Reset信号，可编程逻辑器件的Reset信号输出端连接到接收状态恢复电路的另一个输入端，使接收状态恢复电路利用该Reset信号实现差分电信号接收状态的快速恢复和消除共模电压差异，可编程逻辑器件还输出BCDR Reset信号，用于供后续OLT***器件的突发时钟恢复及数据整形。

本实施例中APD-TIA、接收状态恢复电路和限幅放大器的结构及设计与传统GPON OLT光模块中的相应部分相同，均为已经发展成熟的器件，按照现有技术的常见方式进行安装即可。本发明的关键在于增加了能够检测信号状态的快速SD产生电路，以及根据SD信号产生Reset信号的可编程逻辑器件，如此可以使OLT光模块自行产生Reset信号供接收状态恢复电路使用，而不需要由OLT***提供。

如图2所示，为本发明具体实施例的快速SD产生电路的电路结构示意图。来自限幅放大器的Rx Data信号输入到三极管T1的基极，T1的集电极连接到电源电压VCC，T1的射级输出分别连接到电阻R1的一端和二极管Q1的正极，电阻R1的另外一端连接到地，如此接法的三极管T1在本电路中作为射随器来使用，能够隔离信号，避免影响信号的灵敏度，保证后续电路所用信号的相位和幅度不失真；二极管Q1的负极连接到电阻R4和C2的一端和比较器的一个输入端，电阻R4和电容C2并联，且电阻R5和电容C2的另外一个公共端连接到地，二极管Q1、电阻R4、电容C2一起作为信号采集电路，能够采集Rx Data信号的电平供比较器进行比较。

射随器和信号采集电路一起作为快速SD产生电路的数据电平路，用于采集接收数据电平供比较器比较。其中二极管Q1和电容C2的作用是峰值检测Rx Data信号的电平状态，而电阻R4则是用于控制C2放电的时间；当Rx Data信号正常传输时，通过二极管Q1不断给电容C2充电，使电容C2的电平相对较高；当Rx Data信号数据中存在连续的数据“0”或者没有数据而处于空载状态时，电容C2不再被充电而是通过电阻R4放电，其电压电平不断降低，最终小于比较器另外一输入端的标准电平。

标准电平路则由电阻R2、电阻R3、电容C1和数模转换器DAC组成；电阻R2一端接电压VCC，电阻R2另一端接比较器一端输入端；电容C1一端接地，电容C1另一端接比较器一端输入端；数模转换器DAC模拟电压输出端接电阻R3一端，电阻R3另一端接比较器一端输入端；如此电路连接的标准电平路能够提供标准电平，同时数模转换器DAC能够使标准电平由人工进行调控，以便适应更广泛的现实应用环境，DAC还能补偿电源电压的变化，保证SD信号的稳定性。

比较器用于产生SD信号，当标准电平大于数据电平时输出高电平，当标准电平小于数据电平时输出低电平。为了SD信号稳定性，比较器一般采用施密特比较器，增加判断的滞回区间；同时为了SD信号的快速响应，要求选用其响应时间快、带宽大、传输延时ns级以下的比较器，市面上中高档的比较器一般可满足这一要求。

如图3所示，为本发明具体实施例的可编程逻辑器件的逻辑电路结构示意图。可编程逻辑阵列PLA（Programmable Logic Array）,是由可编程的与阵列和可编程的或阵列组成。PLA的配置数据决定了PLA内部阵列的互连关系和逻辑功能，改变这些数据，也就改变了器件的逻辑功能。现在单片机技术的发展日新月益，功能越来越强大，很多微处理芯片中都增加了PLA的功能，比如ADI公司的ADuC702x系列产品。

本发明实施例的可编程逻辑器件由非门、参考逻辑电平路、延迟逻辑电平路、第五与门组成。快速SD产生电路的SD信号经非门反相后，同时输入到参考逻辑电平路和延迟逻辑电平路。

参考逻辑电平路由第一D触发器、第二D触发器、第一与门、第二与门组成，D触发器所需的时钟信号，反相后的SD信号同时分别输入到第一触发器数据端、第一与门一端输入端、第二与门一端输入端，第一D触发器输出端连接到第一与门另一端输入端，第一与门输出端连接到第二D触发器数据端，第二D触发器输出端连接到第二与门另一端输入端，第二与门输出端连接到可编程逻辑器件的第五与门一端输入端。D触发器所需的CLK时钟信号由微处理芯片的时钟芯片提供，置1端和置0端都接高电平。参考逻辑电平路通过D触发器的阻塞效应，可以将SD信号电平的变化频率降低，而后又通过与门的与运算，进一步降低了信号电平的变化频率，抹平了变化频繁的短时序部分，使电平连续相同的长时序部分凸显出来。

延迟逻辑电平路由延迟单元、第三D触发器、第四D触发器、第三与门、第四与门组成，反相后的SD信号同时分别输入到第三触发器数据端、第三与门一端输入端、第四与门一端输入端，第三D触发器输出端连接到第三与门另一端输入端，第三与门输出端连接到第四D触发器数据端，第四D触发器输出端连接到第四与门另一端输入端，第四与门输出端连接到可编程逻辑器件的第五与门另一端输入端。延迟逻辑电平路的作用和参考逻辑电平路基本相同，只是增加了个延迟单元，可以将信号电平的时序延后。

第五与门用于对长时序电平和延迟长时序电平进行与运算，输出Reset信号。由于延迟逻辑电平路发送给第五与门的延迟长时序电平相对于参考逻辑电平路的长时序电平有较长时间的延迟，通过第五与门进行与运算，能够剔除不够长的SD信号的连续低电平部分，进而能够判断连续的低电平是连续的数据“0”还是数据已接收完成后的空载状态，防止错误恢复接收状态的情况的发生。

可编程逻辑器件还通过第五D触发器将Reset信号延迟一段时间成为BCDR Reset信号，以便后续器件的突发时钟恢复及数据整形。

在本发明的一个实施例中，D触发器的时钟周期约为24ns，延迟单元延迟时间约为12ns，成功实现了可编程逻辑器件12ns的最小判断周期，从而提高了SD信号电平持续时间长度判断的精度。

如图4所示，为本发明具体实施例的信号时序示意图。SD信号中有变化频繁的短时序部分和变化较缓慢的长时序部分；通过参考逻辑电平路和延迟逻辑电平路的处理后，将短时序变成了长时序，分别形成了长时序电平和延迟长时序电平；长时序电平和延迟长时序电平经过第五与门的与运算后，产生了Reset信号；而Reset信号则被第五D触发器延迟一段时间后成为了BCDR Reset信号。 

Claims (6)

1.一种用于OLT光模块的接收状态恢复装置，包括至少部分的用于将光信号转换为差分电信号的APD-TIA，至少部分的用于对差分电信号整形并根据Reset信号恢复接收状态的接收状态恢复电路，至少部分的用于将整形后的差分电信号放大并转换为Rx Data信号的限幅放大器，其特征在于：

还包括至少部分的用于对Rx Data信号进行检测输出SD信号的快速SD产生电路，至少部分的用于根据SD信号低电平的时长输出Reset信号的可编程逻辑电路；

APD-TIA电压端接偏置电压，光信号经APD-TIA转换为差分电信号后输入到接收状态恢复电路；差分电信号经接收状态恢复电路整形后输入到限幅放大器；整形后的差分电信号经限幅放大器放大并转换为Rx Data信号向外输出，Rx Data信号还输入到快速SD产生电路；快速SD产生电路向外输出SD信号，SD信号还输入到可编程逻辑器件；可编程逻辑器件向接收状态恢复电路输出Reset信号。

2.根据权利要求1所述用于OLT光模块的接收状态恢复装置，其特征在于：

所述可编程逻辑器件包括非门、参考逻辑电平路、延迟逻辑电平路、第五与门；

快速SD产生电路的SD信号经非门反相后，同时输入到参考逻辑电平路和延迟逻辑电平路；参考逻辑电平路输出端连接到第五与门一端输入端，用于将反相后的SD信号的短时序电平转换为长时序电平；延迟逻辑电平路输出端连接到第五与门另一端输入端，用于对反相后的SD信号进行延迟处理，并将反相后的SD信号的短时序电平转换为延迟长时序电平；第五与门用于对长时序电平和延迟长时序电平进行与运算，输出Reset信号。

3.根据权利要求1所述用于OLT光模块的接收状态恢复装置，其特征在于：

所述快速SD产生电路包括标准电平路，数据电平路和比较器；标准电平路输出标准电平到比较器一端输入端，数据电平路根据Rx Data信号的电平输入数据电平到比较器另一端输入端，比较器比较标准电平和数据电平后输出SD信号。

4.根据权利要求3所述用于OLT光模块的接收状态恢复装置，其特征在于：

所述标准电平路包括电阻R2、电阻R3、电容C1和数模转换器DAC；电阻R2一端接电压VCC，电阻R2另一端接比较器一端输入端；电容C1一端接地，电容C1另一端接比较器一端输入端，数模转换器DAC模拟电压输出端接电阻R3一端，电阻R3另一端接比较器一端输入端。

5.根据权利要求3所述用于OLT光模块的接收状态恢复装置，其特征在于：

所述数据电平路包括信号采样电路，该信号采样电路包括二极管Q1、电容C2和电阻R4；二极管Q1正极输入Rx Data信号，二极管Q1负极接比较器另一端输入端；电容C2一端接地，电容C2另一端接比较器另一端输入端；电阻R4并联在电容C2两端。

6.根据权利要求5所述用于OLT光模块的接收状态恢复装置，其特征在于：

所述数据电平路还包括射随器T1和电阻R1；该射随器T1基极输入Rx Data信号，集电极接电压VCC，射极接信号采样电路中的二极管Q1正极；电阻R1一端接地，另一端接二极管Q1正极。

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