CN102437196B - 低温多晶硅薄膜晶体管的制造方法 - Google Patents
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 56
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 239000010409 thin film Substances 0.000 title abstract description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 18
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 18
- 239000010703 silicon Substances 0.000 claims abstract description 18
- 229920005591 polysilicon Polymers 0.000 claims description 47
- 238000000034 method Methods 0.000 claims description 37
- 229910052751 metal Inorganic materials 0.000 claims description 21
- 239000002184 metal Substances 0.000 claims description 21
- 238000001259 photo etching Methods 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 15
- 239000011521 glass Substances 0.000 claims description 13
- 229920002120 photoresistant polymer Polymers 0.000 claims description 12
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 239000003795 chemical substances by application Substances 0.000 claims description 9
- 239000011248 coating agent Substances 0.000 claims description 8
- 238000000576 coating method Methods 0.000 claims description 8
- 230000008021 deposition Effects 0.000 claims description 8
- 239000000126 substance Substances 0.000 claims description 8
- 238000002425 crystallisation Methods 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- 238000001035 drying Methods 0.000 claims description 6
- 239000012212 insulator Substances 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 230000008025 crystallization Effects 0.000 claims description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 4
- 239000004411 aluminium Substances 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 229910052804 chromium Inorganic materials 0.000 claims description 4
- 239000011651 chromium Substances 0.000 claims description 4
- 239000002131 composite material Substances 0.000 claims description 4
- 238000009413 insulation Methods 0.000 claims description 4
- 238000003475 lamination Methods 0.000 claims description 4
- 239000007790 solid phase Substances 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000003486 chemical etching Methods 0.000 claims description 3
- 229910000765 intermetallic Inorganic materials 0.000 claims description 3
- 238000005224 laser annealing Methods 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 239000007792 gaseous phase Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 48
- 239000010408 film Substances 0.000 description 22
- 238000010586 diagram Methods 0.000 description 15
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000004380 ashing Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000839 emulsion Substances 0.000 description 1
- 238000007715 excimer laser crystallization Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
- H01L2029/42388—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor characterised by the shape of the insulating material
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Abstract
本发明公开了一种低温多晶硅薄膜晶体管及其制造方法，所述低温多晶硅薄膜晶体管包括栅极、源极和漏极，所述源极和漏极之间有沟道隔开，所述栅极和源极、漏极之间形成有多晶硅硅岛图案，其中，所述沟道处的多晶硅硅岛图案上至少有一个凹槽从而形成立体沟道，所述凹槽的深度小于沟道的深度。本发明提供的低温多晶硅薄膜晶体管，通过衍射曝光在沟道处的多晶硅硅岛图案上形成立体沟道，有效增大沟道宽度，从而增大薄膜晶体管的宽长比和开口率，且结构简单，易于实施。
Description
技术领域
本发明涉及一种薄膜晶体管的制造方法，尤其涉及一种低温多晶硅薄膜晶体管的制造方法。
背景技术
有机发光显示器件（OLED）是主动发光器件。相比现在的主流平板显示技术薄膜晶体管液晶显示器（TFT-LCD)，OLED具有高对比度，广视角，低功耗，体积更薄等优点，有望成为继LCD之后的下一代平板显示技术，是目前平板显示技术中受到关注最多的技术之一。
目前主要使用低温多晶硅薄膜晶体管（LTPS-TFT）驱动OLED发光，图1是一种现有技术薄膜晶体管的平面图，图2是按照图1中A-A线所形成的截面图。如图1和图2所示，先在玻璃衬底上使用化学气相沉积的方法沉积缓冲层，然后在缓冲层上沉积非晶硅；将非晶硅层使用固相结晶或者准分子激光晶化的方法转化为多晶硅；最后将多晶硅刻蚀成硅岛形状并依次在上面形成绝缘层、栅极金属层、介电层和源漏金属层图案，并最终形成驱动薄膜晶体管。
因为驱动OLED发光需要较大的电流，所以驱动TFT需要有较宽的沟道宽度和较短的沟道长度以使宽度和长度的比值足够大，从而驱动TFT能为OLED提供足够的电流以控制和驱动有机电致发光二极管发光。
为了保证显示屏的分辨率，像素区的面积需要尽可能的小，开口率需要尽可能的大，因此驱动薄膜晶体管以及***电路不能超过一定的面积，这就决定了薄膜晶体管的沟道宽度不能做的太宽，在这种情况下需要增大薄膜晶体管沟道的宽长比就只能通过减小长度来解决，但是薄膜晶体管沟道长度降低到一定程度会引起漏电流和沟道击穿等现象，造成薄膜晶体管无法工作。
发明内容
本发明所要解决的技术问题是提供一种低温多晶硅薄膜晶体管的制造方法，能够有效增大沟道宽度，从而增大薄膜晶体管的宽长比和开口率，且结构简单，易于实施。
本发明为解决上述技术问题还提供一种低温多晶硅薄膜晶体管制造方法，所述低温多晶硅薄膜晶体管包括栅极、源极和漏极，所述源极和漏极之间有沟道隔开，所述栅极和源极、漏极之间形成有多晶硅硅岛图案，所述沟道处的多晶硅硅岛图案上至少有一个凹槽从而形成立体沟道，所述凹槽的深度小于沟道的深度，包括如下步骤：首先在玻璃基板上使用化学气相沉积方法依次沉积一层缓冲层和一非晶硅层，采用准分子激光退火或固相结晶方法将非晶硅层晶化为多晶硅层；用第一掩模板，通过光刻在多晶硅层上形成光刻胶图案，所述第一掩模板为多灰阶掩模板，在沟道区域形成第一高度光刻胶层和第二高度光刻胶层，所述第一高度小于第二高度；使用光刻胶图案，通过第一次化学干法刻蚀工序形成包括沟道、源/漏极接触区在内的多晶硅硅岛图案；去除具有第一高度的光刻胶；然后通过第二次化学干法刻蚀工序形成立体沟道图案；在具有硅岛图案的玻璃基板上继续沉积栅极绝缘层和第一金属层，然后经过光刻以及刻蚀工序形成栅极金属图案；在具有栅极金属图案的玻璃基板表面上，再沉积一介电层；接着利用光刻和蚀刻工序在源/漏极接触区上方形成接触孔；最后在玻璃基板表面上沉积第二金属层，接着利用光刻及刻蚀工序，形成源极和漏极。
上述的低温多晶硅薄膜晶体管制造方法，其中，所述栅极绝缘层为氧化硅层、氮化硅层或复合绝缘层。
上述的低温多晶硅薄膜晶体管制造方法，其中，所述第一金属层和第二金属层为一铝层、一钨层、一铬层或金属化合物导电层。
上述的低温多晶硅薄膜晶体管制造方法，其中，所述介电层为氧化硅或氮化硅。
本发明对比现有技术有如下的有益效果：本发明提供的低温多晶硅薄膜晶体管及其制造方法，通过衍射曝光在沟道处的多晶硅硅岛图案上形成立体沟道，有效增大沟道宽度，从而增大薄膜晶体管的宽长比和开口率，且结构简单，易于实施。
附图说明
图1为一种低温多晶硅薄膜晶体管平面示意图；
图2为现有一种低温多晶硅薄膜晶体管沿A-A线截面图；
图3为本发明低温多晶硅薄膜晶体管沿A-A线截面图；
图4A为现有低温多晶硅薄膜晶体管沟道宽度示意图；
图4B为本发明低温多晶硅薄膜晶体管沟道宽度示意图；
图5A为本发明形成缓冲层示意图；
图5B为本发明形成非晶硅层示意图；
图5C为本发明形成多晶硅半导体层示意图；
图5D为本发明多晶硅光刻胶图案形成示意图；
图5E为本发明多晶硅图案形成示意图；
图5F为本发明灰化工艺后光刻胶形状示意图；
图5G为本发明立体沟道形成示意图；
图5H为本发明形成栅极绝缘层示意图；
图5I为本发明形成栅极金属层示意图；
图5J为本发明形成栅极图案示意图；
图5K为本发明形成介电层和源/漏接触孔示意图；
图5L为本发明形成源/漏金属图案示意图。
图中：
1缓冲层 2’非晶硅层 2多晶硅层
3栅绝缘层 4介电层 5光刻胶图案
6掩膜板 21凹槽 31栅极
41源极 42漏极。
具体实施方式
下面结合附图和实施例对本发明作进一步的描述。
图3为本发明低温多晶硅薄膜晶体管沿A-A线截面图；图4为本发明与现有一种低温多晶硅薄膜晶体管沟道宽度对比示意图。
请参见图3、图4A和图4B，本发明提供的低温多晶硅薄膜晶体管包括栅极31、源极41和漏极42，所述源极41和漏极42之间有沟道隔开，所述栅极31和源极41、漏极42之间形成有多晶硅硅岛图案，其中，所述沟道处的多晶硅硅岛图案上至少有一个凹槽21从而形成立体沟道，所述凹槽21的深度小于沟道的深度。本发明形成的立体薄膜晶体管，沟道宽度增加了立体沟道侧壁的高度（L2+L4），长度L1+L3+L5仍等于现有的长度L；当采用N个凹槽/突起形状时，增加的沟道宽度即为N*（L2+L4），N为自然数，从而明显增大宽长比。凹槽/突起的数目最少为一个，上限由沟道宽度、曝光机分辨率和MASK的制作精度共同决定；凹槽/突起的深度/高度由沟道的深度决定，可以略小于沟道的深度。
下面详细介绍本发明提供的低温多晶硅薄膜晶体管制造方法：
如图5A所示，首先在阵列基板（玻璃）上使用化学气相沉积（CVD）方法沉积一层缓冲层1；如图5B所示，在缓冲层1上使用化学气相沉积（CVD）方法沉积非晶硅层2’；如图5C所示，采用准分子激光退火（ELA）或固相结晶（SPC）方法将非晶硅晶化为多晶硅层2。
如图5D所示，用第一掩模板6，通过光刻在多晶硅层2上形成光刻胶图案5。第一掩模板为多灰阶光掩膜板，可分为Gray-tone mask和Half tone mask两种。Gray-tone mask是制作出曝光机解析度以下的微缝，再藉由此微缝部位遮住一部份的光源，以达成半曝光的效果。另一方面，Half tone mask是利用「半透过」的膜，来进行半曝光。因为以上两种方式皆是在1次的曝光过程后即可呈现出「曝光部分」「半曝光部分」及「未曝光部分」的3种的曝光层次，故在显影后能够形成2种厚度的光刻胶（感光剂）；本发明在沟道区域形成第一高度光刻胶层和第二高度光刻胶层，所述第一高度小于第二高度。
如图5E所示，使用光刻胶图案，通过化学干法刻蚀（CDE）工序形成包括沟道、源/漏极接触区在内的多晶硅硅岛图案。
如图5F所示，刻蚀完成后，对多晶硅硅岛上部的光刻胶进行灰化工序，具有第一高度的光刻胶被去除，得到如图所示的光刻胶图案，形成至少一个沟道凹槽21。
如图5G所示通过第二次化学干法刻蚀（CDE）工序形成本发明所需要的立体沟道图案。
如图5H所示，通过化学气相沉积（CVD）方法在具有硅岛图案的玻璃基板上沉积栅极绝缘层3，如氧化硅层、氮化硅层或复合绝缘层；
如图5I所示，通过物理气相沉积（PVD）方法在绝缘层上形成一金属层，该金属层可以是一铝层、一钨层、一铬层或其他金属及金属化合物导电层,所述第一金属层经过光刻以及刻蚀工序后形成栅极31金属图案。
图5J～图5L为图1中沿B-B线所形成的截面图，图5I形成的第一金属层经过光刻以及刻蚀工序后形成栅极31金属图案。
如图5K所示，在具有栅极金属图案的玻璃基板表面上，再沉积一介电层4，该介电层4的材料可以为氧化硅或氮化硅；接着利用光刻和蚀刻工序在源极欧姆接触区域以及漏极欧姆区域的上方的介电层以及绝缘层之内分别形成一直达源极的接触孔以及漏极的接触孔。
如图5L所示，最后在玻璃基板表面上沉积第二金属层，如一铝层、一钨层、一铬层或其他金属单层或复合多层导电层；接着利用光刻及刻蚀工序，形成源极41和漏极42，这样就可以把信号从源极电连接至漏极，完成整个低温多晶硅薄膜晶体管的制造过程。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。
Claims (4)
1.一种低温多晶硅薄膜晶体管的制造方法，所述低温多晶硅薄膜晶体管包括栅极、源极和漏极，所述源极和漏极之间有沟道隔开，所述栅极和源极、漏极之间形成有多晶硅硅岛图案，所述沟道处的多晶硅硅岛图案上至少有一个凹槽从而形成立体沟道，所述凹槽的深度小于沟道的深度，其特征在于，包括如下步骤：
首先在玻璃基板上使用化学气相沉积方法依次沉积一层缓冲层和一非晶硅层，采用准分子激光退火或固相结晶方法将非晶硅层晶化为多晶硅层；
用第一掩模板，通过光刻在多晶硅层上形成光刻胶图案，所述第一掩模板为多灰阶掩模板，在沟道区域形成第一高度光刻胶层和第二高度光刻胶层，所述第一高度小于第二高度；
使用光刻胶图案，通过第一次化学干法刻蚀工序形成包括沟道、源/漏极接触区在内的多晶硅硅岛图案；去除具有第一高度的光刻胶；然后通过第二次化学干法刻蚀工序形成立体沟道图案；
在具有硅岛图案的玻璃基板上继续沉积栅极绝缘层和第一金属层，然后经过光刻以及刻蚀工序形成栅极金属图案；
在具有栅极金属图案的玻璃基板表面上，再沉积一介电层；接着利用光刻和蚀刻工序在源/漏极接触区上方形成接触孔；
最后在玻璃基板表面上沉积第二金属层，接着利用光刻及刻蚀工序，形成源极和漏极。
2.如权利要求1所述的低温多晶硅薄膜晶体管的制造方法，其特征在于，所述栅极绝缘层为氧化硅层、氮化硅层或复合绝缘层。
3.如权利要求1所述的低温多晶硅薄膜晶体管的制造方法，其特征在于，所述第一金属层和第二金属层为一铝层、一钨层、一铬层或金属化合物导电层。
4.如权利要求1所述的低温多晶硅薄膜晶体管的制造方法，其特征在于，所述介电层为氧化硅或氮化硅。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110419036XA CN102437196B (zh) | 2011-12-15 | 2011-12-15 | 低温多晶硅薄膜晶体管的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110419036XA CN102437196B (zh) | 2011-12-15 | 2011-12-15 | 低温多晶硅薄膜晶体管的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102437196A CN102437196A (zh) | 2012-05-02 |
| CN102437196B true CN102437196B (zh) | 2013-04-03 |
Family
ID=45985173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110419036XA Active CN102437196B (zh) | 2011-12-15 | 2011-12-15 | 低温多晶硅薄膜晶体管的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102437196B (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103824780B (zh) * | 2014-02-28 | 2016-03-30 | 上海和辉光电有限公司 | 一种低温多晶硅tft器件及其制造方法 |
| CN104617132B (zh) * | 2014-12-31 | 2017-05-10 | 深圳市华星光电技术有限公司 | 低温多晶硅薄膜晶体管及其制造方法 |
| CN104576761B (zh) | 2015-02-06 | 2018-05-08 | 合肥京东方光电科技有限公司 | 薄膜晶体管及其制造方法、显示基板和显示装置 |
| US10825839B2 (en) * | 2016-12-02 | 2020-11-03 | Innolux Corporation | Touch display device |
| CN107204375B (zh) | 2017-05-19 | 2019-11-26 | 深圳市华星光电技术有限公司 | 薄膜晶体管及其制作方法 |
| CN110729359A (zh) * | 2019-10-25 | 2020-01-24 | 深圳市华星光电半导体显示技术有限公司 | 一种薄膜晶体管、显示面板及薄膜晶体管的制作方法 |
| CN114005881B (zh) * | 2021-10-27 | 2023-04-18 | 云谷（固安）科技有限公司 | 薄膜晶体管及其制备方法、像素电路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2904090B2 (ja) * | 1996-01-10 | 1999-06-14 | 日本電気株式会社 | 単一電子素子 |
| JP3173462B2 (ja) * | 1998-06-09 | 2001-06-04 | 日本電気株式会社 | 薄膜トランジスタ |
| JP4387111B2 (ja) * | 2002-01-24 | 2009-12-16 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2005150328A (ja) * | 2003-11-14 | 2005-06-09 | Canon Inc | 電界効果トランジスタ、および電界効果トランジスタの製造方法 |
| KR100682892B1 (ko) * | 2004-09-25 | 2007-02-15 | 삼성전자주식회사 | 박막 트랜지스터의 제조방법 |
| JP4435057B2 (ja) * | 2004-12-08 | 2010-03-17 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JP2006245371A (ja) * | 2005-03-04 | 2006-09-14 | Toppan Printing Co Ltd | 薄膜トランジスタおよびその製造方法 |
| CN100433260C (zh) * | 2006-01-16 | 2008-11-12 | 中华映管股份有限公司 | 多晶硅层以及薄膜晶体管的制造方法 |
-
2011
- 2011-12-15 CN CN201110419036XA patent/CN102437196B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN102437196A (zh) | 2012-05-02 |
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| C06 | Publication | ||
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