CN109686794B - 薄膜晶体管及其制造方法、显示装置 - Google Patents

薄膜晶体管及其制造方法、显示装置 Download PDF

Info

Publication number
CN109686794B
CN109686794B CN201910001678.4A CN201910001678A CN109686794B CN 109686794 B CN109686794 B CN 109686794B CN 201910001678 A CN201910001678 A CN 201910001678A CN 109686794 B CN109686794 B CN 109686794B
Authority
CN
China
Prior art keywords
layer
target
target layer
base plate
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910001678.4A
Other languages
English (en)
Other versions
CN109686794A (zh
Inventor
张顺
程博
张锴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Chengdu BOE Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201910001678.4A priority Critical patent/CN109686794B/zh
Publication of CN109686794A publication Critical patent/CN109686794A/zh
Priority to US16/626,322 priority patent/US11450773B2/en
Priority to PCT/CN2019/085561 priority patent/WO2020140357A1/en
Application granted granted Critical
Publication of CN109686794B publication Critical patent/CN109686794B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

本发明公开了一种薄膜晶体管及其制造方法、显示装置，涉及显示技术领域。该薄膜晶体管包括依次设置在衬底基板上的第一目标层、第一绝缘层、中间层、第二绝缘层以及第二目标层。当该两个目标层均为有源层时，可以在不增加薄膜晶体管的平面尺寸的前提下确保该薄膜晶体管的驱动能力。当该两个目标层均为栅极层时，该薄膜晶体管中可以形成环绕在有源层上下两侧的两个栅极层。该两个栅极层可以共同驱动有源层，从而增加薄膜晶体管的驱动能力。通过本发明提供的方案，可以在不增加该薄膜晶体管平面尺寸的前提下确保该薄膜晶体管的驱动能力，便于高分辨率和窄边框显示装置的实现。

Description

薄膜晶体管及其制造方法、显示装置
技术领域
本发明涉及显示技术领域，特别涉及一种薄膜晶体管及其制造方法显示装置。
背景技术
薄膜晶体管(thin film transistor，TFT)是显示装置中，设置在衬底基板上用于驱动像素发光的器件。
相关技术中，TFT一般包括依次设置在衬底基板上的有源层、栅绝缘层、栅极层以及与该有源层连接的源漏极层。其中，有源层中与栅极层重叠的部分即为TFT的沟道。TFT的驱动能力的大小与其沟道的宽长比的大小正相关，因此目前为了增大TFT的驱动能力，一般会将TFT的沟道的宽长比设置的较高，
但是，将TFT的沟道的宽长比设置的较高会导致TFT的平面尺寸(即TFT在衬底基板上的正投影的尺寸)较大，不利于高分辨率和窄边框显示装置的实现。
发明内容
本发明提供了一种薄膜晶体管及其制造方法、显示装置，可以解决相关技术中薄膜晶体管的沟道的宽长比较高，导致薄膜晶体管的平面尺寸较大的问题。所述技术方案如下：
一方面，提供了一种薄膜晶体管，所述薄膜晶体管包括：
依次设置在衬底基板上的第一目标层、第一绝缘层、中间层、第二绝缘层以及第二目标层；
所述第一目标层与所述第二目标层电连接；
所述中间层在所述衬底基板上的正投影，与所述第一目标层在所述衬底基板上的正投影至少部分重叠，且与所述第二目标层在所述衬底基板上的正投影至少部分重叠；
其中，所述中间层为栅极层和有源层中的一种，所述第一目标层和所述第二目标层均为栅极层和有源层中的另一种。
可选的，其特征在于，所述第一绝缘层在所述衬底基板上的正投影，以及所述第二绝缘层在所述衬底基板上的正投影，均覆盖所述中间层在所述衬底基板上的正投影；
所述第一绝缘层和所述第二绝缘层中设置有过孔；
所述第二目标层通过所述过孔与所述第一目标层电连接。
可选的，所述第一绝缘层和所述第二绝缘层中设置有两个所述过孔，且两个所述过孔对称设置在所述中间层的两侧。
可选的，所述第二目标层包括第二目标层主体以及与所述第二目标层主体连接且位于所述过孔内的连接部；
所述第二目标层主体和所述第一目标层均为沿第一方向延伸的条状结构。
可选的，所述中间层为沿所述第一方向或者第二方向延伸的条状结构，所述第二方向垂直于所述第一方向。
可选的，所述中间层为沿所述第二方向延伸的条状结构；
所述第二目标层主体的宽度等于所述第一目标层的宽度，且小于所述中间层的长度；
其中，所述第二目标层主体的宽度方向、所述第一目标层的宽度方向以及所述中间层的长度方向均平行于所述第二方向。
可选的，所述中间层为栅极层，所述第一目标层和所述第二目标层均为有源层；
所述第二目标层主体的宽度小于所述中间层的宽度，所述中间层的宽度方向平行于所述第一方向。
可选的，所述中间层为栅极层，所述第一目标层和所述第二目标层均为有源层；
所述薄膜晶体管还包括：源漏极层，所述源漏极层包括源极和漏极；
所述源极和所述漏极均与所述第一目标层和所述第二目标层中的一层目标层电连接。
可选的，所述中间层为有源层，所述第一目标层和所述第二目标层均为栅极层；
所述薄膜晶体管还包括：源漏极层，所述源漏极层包括源极和漏极；
所述源极和所述漏极分别与所述中间层电连接。
另一方面，提供了一种薄膜晶体管的制造方法，所述方法包括：
在衬底基板上依次形成第一目标层、第一绝缘层、中间层、第二绝缘层以及第二目标层；
其中，所述第一目标层与所述第二目标层电连接，所述中间层在所述衬底基板上的正投影，与所述第一目标层在所述衬底基板上的正投影至少部分重叠，且与所述第二目标层在所述衬底基板上的正投影至少部分重叠；
所述中间层为栅极层和有源层中的一种，所述第一目标层和所述第二目标层均为栅极层和有源层中的另一种。
可选的，所述第一绝缘层在所述衬底基板上的正投影，以及所述第二绝缘层在所述衬底基板上的正投影，均覆盖所述中间层在所述衬底基板上的正投影；
在形成所述第二目标层之前，所述方法还包括：
在所述第一绝缘层和所述第二绝缘层中形成过孔，所述过孔将所述第一目标层露出；
形成所述第二目标层，包括：
在形成有所述过孔的第二绝缘层远离所述衬底基板的一侧形成第二目标层，所述第二目标层通过所述过孔与所述第一目标层电连接。
可选的，在所述第一绝缘层和所述第二绝缘层中形成过孔，包括：
在所述第一绝缘层和所述第二绝缘层中形成两个过孔，且所述两个过孔对称设置在所述中间层的两侧。
可选的，所述中间层为栅极层，所述第一目标层和所述第二目标层均为有源层；
在形成所述第一目标层之后，所述方法还包括：对所述第一目标层进行离子掺杂；
在形成所述中间层之后，所述方法还包括：对所述第一目标层中未被所述中间层覆盖的区域进行离子掺杂；
在形成所述第二目标层之后，所述方法还包括：对所述第二目标层进行离子掺杂。
可选的，在对所述第二目标层进行离子掺杂之后，所述方法还包括：
在所述第二目标层远离所述衬底基板的一侧形成第三绝缘层；
在所述第三绝缘层上形成遮挡层，所述遮挡层在所述衬底基板上的正投影与所述中间层在所述衬底基板上的正投影重合；
对所述第二目标层中未被所述遮挡层覆盖的区域进行离子掺杂。
可选的，所述中间层为有源层，所述第一目标层和所述第二目标层均为栅极层；
在形成所述中间层之后，所述方法还包括：对所述中间层进行离子掺杂；
在形成所述第二目标层之后，所述方法还包括：对所述中间层中未被所述第二目标层覆盖的区域进行离子掺杂。
可选的，所述离子掺杂为硼离子掺杂。
可选的，所述中间层为栅极层，所述第一目标层和所述第二目标层均为有源层；所述方法还包括：
在所述衬底基板上形成源漏极层，所述源漏极层包括源极和漏极，且所述源极和漏极均与所述第一目标层和所述第二目标层中的一层目标层电连接。
可选的，所述中间层为有源层，所述第一目标层和所述第二目标层均为栅极层；所述方法还包括：
在所述衬底基板上形成源漏极层，所述源漏极层包括源极和漏极，且所述源极和漏极分别与所述中间层电连接。
又一方面，提供了一种显示装置，所述显示装置包括：显示基板，所述显示基板包括：衬底基板，以及设置在所述衬底基板上的多个如上述方面所述的薄膜晶体管。
本发明提供的技术方案带来的有益效果至少包括：
本发明提供了一种薄膜晶体管及其制造方法、显示装置，该薄膜晶体管包括依次设置在衬底基板上的第一目标层、第一绝缘层、中间层、第二绝缘层以及第二目标层。其中，该两个目标层可以均为有源层或者均为栅极层。当该两个目标层均为有源层时，该薄膜晶体管中可以形成环绕在栅极层周围的两个沟道。此时薄膜晶体管的沟道宽度可以为该两个沟道的宽度之和，因此即使将每个有源层的宽度设置的较窄，该薄膜晶体管也可以实现较大的沟道的宽长比，从而可以在不增加薄膜晶体管的平面尺寸的前提下确保该薄膜晶体管的驱动能力。当该两个目标层均为栅极层时，该薄膜晶体管中可以形成环绕在有源层上下两侧的两个栅极层。该两个栅极层可以共同驱动有源层，从而增加薄膜晶体管的驱动能力。通过本发明提供的方案，可以在不增加该薄膜晶体管平面尺寸的前提下确保该薄膜晶体管的驱动能力，便于高分辨率和窄边框显示装置的实现。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种薄膜晶体管的结构示意图；
图2是本发明实施例提供的另一种薄膜晶体管的结构示意图；
图3是本发明实施例提供的一种薄膜晶体管的俯视图；
图4是本发明实施例提供的另一种薄膜晶体管的俯视图；
图5是本发明实施例提供的又一种薄膜晶体管的俯视图；
图6是本发明实施例提供的再一种薄膜晶体管的俯视图；
图7是本发明实施例提供的一种在衬底基板上形成源漏极层的结构示意图；
图8是本发明实施例提供的另一种在衬底基板上形成源漏极层的结构示意图；
图9是本发明实施例提供的一种薄膜晶体管的制造方法的流程图；
图10是本发明实施例提供的另一种薄膜晶体管的制造方法的流程图；
图11是本发明实施例提供的一种在衬底基板上形成第一目标层的截面图和俯视图；
图12是本发明实施例提供的一种对第一目标层进行离子掺杂的结构示意图；
图13是本发明实施例提供的一种在第一目标层远离衬底基板的一侧形成第一绝缘层的截面图和俯视图；
图14是本发明实施例提供的一种在第一绝缘层远离衬底基板的一侧形成中间层的截面图和俯视图；
图15是本发明实施例提供的一种对第一目标层中未被中间层覆盖的区域进行离子掺杂的结构示意图；
图16是本发明实施例提供的一种在中间层远离衬底基板的一侧形成第二绝缘层的截面图和俯视图；
图17是本发明实施例提供的一种在第一绝缘层和第二绝缘层中形成过孔的截面图和俯视图；
图18是本发明实施例提供的一种在第二绝缘层远离衬底基板的一侧形成第二目标层的截面图和俯视图；
图19是本发明实施例提供的一种对第二目标层进行离子掺杂的结构示意图；
图20是本发明实施例提供一种形成第三绝缘层和遮挡层的衬底基板的截面图和俯视图；
图21是本发明实施例提供的一种对第二目标层中未被遮挡层覆盖的区域进行离子掺杂的结构示意图；
图22是本发明实施例提供的一种在遮挡层远离衬底基板的一侧形长第四绝缘层的截面图和俯视图；
图23是本发明实施例提供的一种在第三绝缘层和第四绝缘层中形成过孔的截面图和俯视图；
图24是本发明实施例提供的又一种薄膜晶体管的制造方法的流程图；
图25是本发明实施例提供的一种在衬底基板上形成有第一目标层的截面图和俯视图；
图26是本发明实施例提供的一种在第一目标层远离衬底基板的一侧形成第一绝缘层的截面图和俯视图；
图27是本发明实施例提供的一种在第一绝缘层远离衬底基板的一侧形成中间层的截面图和俯视图；
图28是本发明实施例提供的一种对中间层进行离子掺杂的结构示意图；
图29是本发明实施例提供的一种在中间层远离衬底基板的一侧形成第二绝缘层的截面图和俯视图；
图30是本发明实施例提供的一种在第一绝缘层和第二绝缘层中形成过孔的截面图和俯视图；
图31是本发明实施例提供的一种在第二绝缘层远离衬底基板的一侧形成第二目标层的截面图和俯视图；
图32是本发明实施例提供的一种对中间层中未被第二目标层覆盖的区域进行离子掺杂的结构示意图；
图33是本发明实施例提供的一种在第二目标层远离衬底基板的一侧形成第三绝缘层的截面图和俯视图；
图34是本发明实施例提供的一种在第三绝缘层远离衬底基板的一侧形成第三栅极层的截面图和俯视图；
图35是本发明实施例提供的一种在第三栅极层远离衬底基板的一侧形成第四绝缘层的截面图和俯视图；
图36是本发明实施例在第三绝缘层和第四绝缘层中形成过孔的截面图和俯视图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
在薄膜晶体管中，有源层中与栅极层重叠的部分即为该薄膜晶体管的沟道。其中，有源层与栅极层重叠可以是指两者在衬底基板上的正投影重叠。该有源层和栅极层通常均为条状结构，有源层的宽度方向垂直于栅极层的宽度方向，且有源层的宽度一般小于栅极层的长度。因此，薄膜晶体管的沟道的宽度即为有源层的宽度，沟道的长度即为栅极层的宽度。
图1是本发明实施例提供的一种薄膜晶体管的结构示意图。参考图1可以看出，该薄膜晶体管可以包括：依次设置在衬底基板00上的第一目标层001、第一绝缘层002、中间层003、第二绝缘层004以及第二目标层005。
该第一目标层001可以与该第二目标层005电连接。该中间层003在该衬底基板(图1未示出)上的正投影，可以与该第一目标层001在该衬底基板上的正投影至少部分重叠，且该中间层003在该衬底基板00上的正投影可以与该第二目标层005在该衬底基板上的正投影至少部分重叠。
其中，中间层003可以为栅极层和有源层中的一种，该第一目标层001和该第二目标层005可以均为栅极层和有源层中的另一种。也即是，当中间层003为栅极层时，第一目标层001和第二目标层005均为有源层。当中间层003为有源层时，第一目标层001和第二目标层005均为栅极层。
在图1所示的薄膜晶体管中，中间层003为栅极层，第一目标层001和第二目标层005均为有源层。由于该栅极层003在衬底基板00上的正投影分别与每个有源层在衬底基板00上的正投影至少部分重叠，且有源层与栅极层重叠的部分为沟道。因此参考图1，当第一目标层001和第二目标层005均为有源层时，该薄膜晶体管中可以形成环绕在栅极层003周围的两个沟道。此时该薄膜晶体管的沟道宽度可以为该两个沟道的宽度之和(即第一目标层001和第二目标层005的宽度之和)，薄膜晶体管的沟道长度即为该栅极层的宽度。因此即使将第一目标层001和第二目标层005的宽度设置的较窄，该薄膜晶体管也可以实现较大的沟道的宽长比，从而可以在不增加该薄膜晶体管平面尺寸的前提下确保该薄膜晶体管的驱动能力。
图2是本发明实施例提供的另一种薄膜晶体管的结构示意图。在图2所示的薄膜晶体管中，中间层003为有源层，第一目标层001和第二目标层005均为栅极层。参考图2，当第一目标层001和第二目标层005均为栅极层时，该薄膜晶体管中可以形成环绕在有源层003上下两侧的两个栅极层。该两个栅极层可以共同驱动有源层003，从而增加该薄膜晶体管的驱动能力。因此也无需通过增大沟道宽长比的方式增大薄膜晶体管的驱动能力。其中，沟道的宽长比可以是指有源层的宽度与栅极层的宽度的比值。
需要说明的是，本发明实施例提供的薄膜晶体管应用于阵列基板行驱动(gatedriver on array，GOA)电路中，或者可以应用于像素电路中，便于高分辨率和窄边框显示装置的实现。
综上所述，本发明实施例提供了一种薄膜晶体管，该薄膜晶体管包括依次设置在衬底基板上的第一目标层、第一绝缘层、中间层、第二绝缘层以及第二目标层。其中，该两个目标层可以均为有源层或者均为栅极层。当该两个目标层均为有源层时，该薄膜晶体管中可以形成环绕在栅极层周围的两个沟道。此时薄膜晶体管的沟道宽度可以为该两个沟道的宽度之和，因此即使将每个有源层的宽度设置的较窄，该薄膜晶体管也可以实现较大的沟道的宽长比，从而可以在不增加薄膜晶体管的平面尺寸的前提下确保该薄膜晶体管的驱动能力。当该两个目标层均为栅极层时，该薄膜晶体管中可以形成环绕在有源层上下两侧的两个栅极层。该两个栅极层可以共同驱动有源层，从而增加薄膜晶体管的驱动能力。通过本发明实施例提供的薄膜晶体管可以在不增加该薄膜晶体管平面尺寸的前提下确保该薄膜晶体管的驱动能力，便于高分辨率和窄边框显示装置的实现。
可选的，如图1和图2所示，该第一绝缘层002在衬底基板00上的正投影，以及第二绝缘层004在该衬底基板00上的正投影，可以均覆盖中间层003在该衬底基板上的正投影。其中，该第一绝缘层002和该第二绝缘层004中可以设置有过孔，该第二目标层005可以通过该过孔与该第一目标层001电连接。
示例的，如图1和图2所示，第一绝缘层002和第二绝缘层004中可以设置有两个过孔，且该两个过孔可以对称设置在中间层003的两侧，该第二目标层005可以通过该两个过孔与该第一目标层001电连接。
参考图2可以看出，第二目标层005可以包括第二目标层主体0051以及与该第二目标层主体0051连接且位于过孔内的连接部0052。
图3是本发明实施例提供的一种薄膜晶体管的俯视图。图4是本发明实施例提供的另一种薄膜晶体管的俯视图。其中，图3和图4中未示出第一绝缘层002和第二绝缘层004。结合图1至图4可以看出，该第二目标层主体0051，该第一目标层001(被第二目标层主体0051遮挡)可以均为沿第一方向X延伸的条状结构。
参考图3和图4可以看出，中间层003可以为沿第二方向Y延伸的条状结构，该第二方向Y可以垂直于该第一方向X。图5是本发明实施例提供的又一种薄膜晶体管的俯视图。图6是本发明实施例提供的再一种薄膜晶体管的俯视图。参考图5和图6可以看出，中间层003也可以为沿第一方向X延伸的条状结构。也即是，该中间层003与目标层可以平行设置也可以垂直设置，本发明实施例对此不做限定。
可选的，参考图3和图4，当中间层003为沿第二方向Y延伸的条状结构时，该第二目标层主体0051的宽度可以等于第一目标层001的宽度。该第二目标层主体0051的宽度可以小于中间层003的长度。其中，该第二目标层主体0051的宽度方向、第一目标层001的宽度方向以及中间层003的长度方向可以均平行于第二方向Y。当然，该第二目标层主体0051的宽度与第一目标层001的宽度也可以不相等，本发明实施例对此不做限定。
当第二目标层005和第一目标层均为有源层时，该第二目标层主体0051的宽度和第一目标层001的宽度可以均为相关技术中的有源层的宽度的一半，从而实现了在相同的宽长比的前提下，减小了该薄膜晶体管的平面尺寸。
参考图3，当中间层003为栅极层，第一目标层001和第二目标层005均为有源层时，第二目标层主体0051的宽度w1可以小于中间层003的宽度w2，且该中间层003的宽度方向可以平行于第一方向X。在本发明实施例中，通过将第二目标层主体0051的宽度w1设置为小于中间层003的宽度w2，可以减小该薄膜晶体管的平面尺寸，便于高分辨率和窄边框显示装置的实现。
可选的，该薄膜晶体管还可以包括：源漏极层006，该源漏极层包括源极(Source，S)0061和漏极(Drain，D)0062。该源漏极层006中的源极0061和漏极0062可以分别与有源层电连接。当中间层003为栅极层，第一目标层001和第二目标层005均为有源层时，该源漏极层006中的源极0061和漏极0062可以均与第一目标层001和第二目标层005中的一层目标层电连接。当中间层003为有源层，第一目标层001和第二目标层005均为栅极层时，该源漏极层006中的源极0061和漏极0062可以均与中间层003电连接。
在本发明实施例中，参考图7，当中间层003为栅极层，第一目标层001和第二目标层002均为有源层时，源漏极层006可以设置在第二目标层005远离衬底基板00的一侧，并与该第二目标层005电连接。或者，该源漏极层006也可以设置在该第一目标层001靠近衬底基板00的一侧，并与该第一目标层001电连接。示例的，结合图3、图5和图7，源极0061可以与第二目标层中第二目标层主体0051中的源极接触区S0电连接，漏极0062可以与第二目标层中第二目标层主体0051中的漏极接触区D0电连接。
图8是本发明实施例提供的另一种在衬底基板上形成源漏极层的结构示意图。参考图8，当中间层003为有源层，第一目标层001和第二目标层002均为栅极层时，源漏极层可以设置在中间层003远离衬底基板00的一侧，并与该中间层003远离衬底基板00的一侧电连接。或者，该源漏极层006也可以设置在中间层003靠近衬底基板00的一侧，并与该中间层003靠近衬底基板00的一侧电连接。示例的，参考图4和图6，源极0061可以通过过孔与中间层003中的源极接触区S0电连接，漏极0062可以通过过孔与中间层003中的漏极接触区D0电连接。
可选的，在本发明实施例中，第一绝缘层002和第二绝缘层004的材料可以相同，例如该两个绝缘层可以均由氧化硅或氮化硅制成。有源层可以由多晶硅(poly crystallinesilicon)材料制成，例如可以由低温多晶硅材料制成。或者，该有源层也可以由金属氧化物材料制成，例如可以由铟镓锌氧化物(indium gallium zinc oxide，IGZO)或者氧化锌(ZnO)等氧化物材料制成。又或者，该有源层还可以由非晶硅材料制成。该栅极层可以是由钼(Mo)、铝(Al)、铝镍合金、铬(Cr)、铜(Cu)或钛(Ti)等材料形成的单层金属薄膜，或者也可以是Mo/Al/Mo或Ti/Al/Ti形成的多层金属薄膜。源漏极层的材料可以与栅极层的材料相同。
综上所述，本发明实施例提供了一种薄膜晶体管，该薄膜晶体管包括依次设置在衬底基板上的第一目标层、第一绝缘层、中间层、第二绝缘层以及第二目标层。其中，该两个目标层可以均为有源层或者均为栅极层。当该两个目标层均为有源层时，该薄膜晶体管中可以形成环绕在栅极层周围的两个沟道。此时薄膜晶体管的沟道宽度可以为该两个沟道的宽度之和，因此即使将每个有源层的宽度设置的较窄，该薄膜晶体管也可以实现较大的沟道的宽长比，从而可以在不增加薄膜晶体管的平面尺寸的前提下确保该薄膜晶体管的驱动能力。当该两个目标层均为栅极层时，该薄膜晶体管中可以形成环绕在有源层上下两侧的两个栅极层。该两个栅极层可以共同驱动有源层，从而增加薄膜晶体管的驱动能力。本发明实施例可以在不增加该薄膜晶体管平面尺寸的前提下，确保该薄膜晶体管的驱动能力，便于高分辨率和窄边框显示装置的实现。
图9是本发明实施例提供的一种薄膜晶体管的制造方法的流程图，该方法可以用于制造上述实施例所提供的薄膜晶体管。参考图9，该方法可以包括：
步骤101、在衬底基板上形成第一目标层。
该衬底基板可以为玻璃基板，该第一目标层可以为有源层或栅极层。
步骤102、在第一目标层远离衬底基板的一侧形成第一绝缘层。
形成该第一绝缘层的材料可以为氧化硅或氮化硅等绝缘材料。
步骤103、在第一绝缘层远离衬底基板的一侧形成中间层。
当该第一目标层为有源层时，该中间层可以为栅极层。当第一目标层为栅极层时，该中间层可以为有源层。
步骤104、在中间层远离衬底基板的一侧形成第二绝缘层。
形成该第二绝缘层的材料可以为氧化硅或氮化硅等绝缘材料。
步骤105、在第二绝缘层远离衬底基板的一侧形成第二目标层。
该第二目标层可以与第一目标层的类型相同。即当第一目标层为有源层时，该第二目标层也为有源层；当第二目标层为栅极层时，该第二目标层也为栅极层。其中，该第一目标层可以与该第二目标层电连接，该中间层在该衬底基板上的正投影，可以与该第一目标层在该衬底基板上的正投影至少部分重叠，且与该第二目标层在该衬底基板上的正投影至少部分重叠。
当第一目标层和第二目标层均为有源层时，该薄膜晶体管中可以形成环绕在中间层(栅极层)周围的两个沟道。由于该栅极层在衬底基板上的正投影分别与每个有源层在衬底基板上的正投影至少部分重叠，且有源层与栅极层重叠的部分为沟道。因此，当第一目标层和第二目标层均为有源层时，该薄膜晶体管中可以形成环绕在栅极层周围的两个沟道。此时该薄膜晶体管的沟道宽度可以为该两个沟道的宽度之和(第一目标层和第二目标层的宽度之和)，薄膜晶体管的沟道长度即为该栅极层的宽度。因此即使将第一目标层和第二目标层的宽度设置的较窄，该薄膜晶体管也可以实现较大的沟道的宽长比，从而可以在不增加该薄膜晶体管平面尺寸的前提下确保该薄膜晶体管的驱动能力。
当第一目标层和第二目标层均为栅极层时，该薄膜晶体管中可以形成环绕在中间层(有源层)上下两侧的两个栅极层。该两个栅极层可以共同驱动中间层，从而增加该薄膜晶体管的驱动能力。因此也无需通过增大沟道宽长比的方式增大薄膜晶体管的驱动能力。其中，沟道的宽长比可以是指有源层的宽度与栅极层的宽度的比值。
综上所述，本发明实施例提供了一种薄膜晶体管的制造方法，该方法可以在衬底基板上依次设置第一目标层、第一绝缘层、中间层、第二绝缘层以及第二目标层。其中，该两个目标层可以均为有源层或者均为栅极层。当该两个目标层均为有源层时，该薄膜晶体管中可以形成环绕在栅极层周围的两个沟道。此时薄膜晶体管的沟道宽度可以为该两个沟道的宽度之和，因此即使将每个有源层的宽度设置的较窄，该薄膜晶体管也可以实现较大的沟道的宽长比，从而可以在不增加薄膜晶体管的平面尺寸的前提下确保该薄膜晶体管的驱动能力。当该两个目标层均为栅极层时，该薄膜晶体管中可以形成环绕在有源层上下两侧的两个栅极层。该两个栅极层可以共同驱动有源层，从而增加薄膜晶体管的驱动能力。本发明实施例提供的薄膜晶体管的制造方法，可以在不增加该薄膜晶体管平面尺寸的前提下确保该薄膜晶体管的驱动能力，便于高分辨率和窄边框显示装置的实现。
可选的，如图9所示，在步骤105之前，该方法还可以包括：
步骤106、在第一绝缘层和第二绝缘层中形成过孔。
其中，该过孔可以将第一目标层001露出。
相应的，步骤105可以为：在形成有该过孔的第二绝缘层远离衬底基板的一侧形成第二目标层。该第二目标层可以通过该过孔与第一目标层电连接。
示例的，可以在第一绝缘层和第二绝缘层中形成两个过孔，且该两个过孔可以对称设置在中间层的两侧。
在一种可选的实现方式中，以该中间层为栅极层，第一目标层和第二目标层均为有源层为例，对该薄膜晶体管的制造方法进行介绍。参考图10，该方法可以包括：
步骤201、在衬底基板上形成第一目标层。
该第一目标层即第一有源层，形成该第一有源层的材料可以包括：多晶硅、非晶硅或者金属氧化物等。
可选的，可以采用溅射、热蒸发、等离子体增强化学气相沉积(plasma enhancedchemical vapor deposition，PECVD)、低压化学气相沉积(low pressure chemical vapordeposition，LPCVD)、大气压化学气相沉积(atmospheric pressure chemical vapordeposition，APCVD)或电子回旋谐振化学气相沉积(electron cyclotron resonancechemical vapor deposition，ECR-CVD)等工艺在衬底基板的表面沉积氧化物半导体薄膜，并采用光刻工艺(也可以称为Mask工艺)对该氧化物半导体薄膜进行图形化处理，得到第一有源层。其中，该光刻工艺可以包括：光刻胶涂覆、曝光、显影、刻蚀和光刻胶剥离等工艺。
示例的，衬底基板00上形成有第一目标层001的截面图和俯视图可以参考图11。
步骤202、对该第一目标层进行离子掺杂。
对该第一目标层001进行离子掺杂可以调节待形成的薄膜晶体管的沟道的阈值电压。并且，对该第一目标层001进行离子掺杂时的掺杂量可以较小。
示例的，参考图12，可以在该第一目标层001中掺杂硼离子(B+)，且掺杂量可以为1012(10的12次方)原子数。
步骤203、在第一目标层远离衬底基板的一侧形成第一绝缘层。
可选的，该第一绝缘层可以由氧化硅或者氧化铝等绝缘材料制成。并且，该第一绝缘层可以采用PECVD法形成。
在第一目标层001远离衬底基板00的一侧形成第一绝缘层002的截面图和俯视图可以参考图13。
步骤204、在第一绝缘层远离衬底基板的一侧形成中间层。
该中间层即为栅极层。可选的，可以通过磁控溅射等物理气相沉积方法在第一绝缘层上沉积一种或者多种低电阻的金属材料薄膜，并采用光刻工艺对该金属材料薄膜进行图形化处理，得到栅极层。其中，金属材料薄膜可以是由Mo、Al、铝镍合金、Cr、Cu或Ti等材料形成的单层金属薄膜，或者也可以是Mo/Al/Mo或Ti/Al/Ti形成的多层金属薄膜。
在第一绝缘层002远离衬底基板00的一侧形成中间层003的截面图和俯视图可以参考图14。
步骤205、对该第一目标层中未被该中间层覆盖的区域进行离子掺杂。
中间层003可以遮挡第一目标层001中沟道所在区域，从而便于对该第一目标层001中沟道之外的区域(即源极接触区域和漏极接触区域)进行离子掺杂，以降低该第一目标层001中源极接触区域和漏极接触区域的电阻，提高该第一目标层001与源漏极层之间的导电性。并且，对该第一目标层001中未被中间层003覆盖的区域进行离子掺杂时的掺杂量可以较大。
示例的，如图15所示，可以对第一目标层001中未被该中间层003覆盖的区域掺杂硼离子，且掺杂量可以为1014(10的14次方)原子数。
步骤206、在中间层远离衬底基板的一侧形成第二绝缘层。
该第二绝缘层可以采用PECVD法形成。形成该第二绝缘层和第一绝缘层的材料可以相同，例如形成该第二绝缘层和第一绝缘层的材料可以均为氮化硅。当然，形成该第二绝缘层与第一绝缘层的材料也可以不同，例如，形成该第二绝缘层的材料可以为氮化硅，形成该第一绝缘层的材料可以为氧化硅。
在中间层003远离衬底基板00的一侧形成第二绝缘层002的截面图和俯视图可以参考图16。
步骤207、在第一绝缘层和第二绝缘层中形成过孔。
图15是本发明实施例提供的一种在第一绝缘层和第二绝缘层中形成过孔的结构示意图。参考图17，该过孔可以将第一目标层001露出。
示例的，如图17所示，可以在第一绝缘层002和第二绝缘层004中形成两个过孔，该两个过孔可以对称设置在栅极层003的两侧。
步骤208、在第二绝缘层远离该衬底基板的一侧形成第二目标层。
该第二目标层与第一目标层的类型相同。即该第二目标层可以为第二有源层，其中，该第一目标层可以与该第二目标层电连接，该中间层在该衬底基板上的正投影，可以与该第一目标层在该衬底基板上的正投影至少部分重叠，且与该第二目标层在该衬底基板上的正投影至少部分重叠。
在第二绝缘层远离该衬底基板的一侧形成第二目标层的截面图和俯视图可以参考图18。如图18所示，该第二目标层005可以通过第一绝缘层002和第二绝缘层004中的过孔与该第一目标层001电连接。
步骤209、对该第二目标层进行离子掺杂。
对该第二目标层进行离子掺杂可以进一步调节待形成的薄膜晶体管的沟道的阈值电压。并且，对该第二目标层进行离子掺杂时的掺杂量可以较小。
示例的，如图19所示，可以在该第二目标层005中掺杂硼离子，且掺杂量可以为1012原子数。
步骤210、在该第二目标层远离该衬底基板的一侧形成第三绝缘层，并在该第三绝缘层远离该衬底基板的一侧形成遮挡层。
图20是本发明实施例提供的形成有第三绝缘层和遮挡层的衬底基板的截面图和俯视图。参考图20，该遮挡层008在该衬底基板00上的正投影可以与该中间层003在该衬底基板00上的正投影重合。即该遮挡层008可以遮挡第二目标层005中沟道所在区域，从而便于对该第二目标层005中沟道之外的区域(即源极接触区域和漏极接触区域)进行离子掺杂，从而降低该第二目标层005中源极接触区域和漏极接触区域的电阻，提高该第二目标层005与源漏极层之间的导电性。
在本发明实施例中，该第三绝缘层远离衬底基板的一侧可以为第二栅极层，形成该遮挡层时所采用的掩膜板可以与用于形成该第二栅极层的掩膜板相同。也即是，该遮挡层与该第二栅极层可以通过一次构图工艺形成。若该遮挡层所在的区域与该第二栅极层中的走线冲突，则可以重新设计一个新的掩膜板来形成该遮挡层，并在该遮挡层远离衬底基板的一侧再形成该第二栅极层。
可选的，该遮挡层可以通过设置在第三绝缘层和第二绝缘层中的过孔与中间层电连接。或者，该遮挡层也可以处于浮接状态，该浮接状态是指该遮挡层与衬底基板上的任何导电结构均不电连接。将遮挡层设置为浮接状态可以避免其它信号的写入对薄膜晶体管造成干扰。
步骤211、对该第二目标层中未被该遮挡层覆盖的区域进行离子掺杂。
该遮挡层008可以遮挡第二目标层005中沟道所在区域，从而便于对该第二目标层005中沟道之外的区域(即源极接触区域和漏极接触区域)进行离子掺杂，从而提高该第二目标层005与源漏极层之间的导电性。并且，对该第二目标层中未被该遮挡层覆盖的区域进行离子掺杂时的掺杂量可以较大。
示例的，如图21所示，可以对该第二目标层005中未被该遮挡层008覆盖的区域中掺杂硼离子，且掺杂量可以为1014原子数。
可选的，在步骤211之后，该方法还可以包括：
步骤212、在该遮挡层远离该衬底基板的一侧形成第四绝缘层。
该第四绝缘层可以采用PECVD法形成。该第四绝缘层可以包括第一子绝缘层和第二子绝缘层。该第一子绝缘层在遮挡层远离衬底基板的一侧形成，该第二子绝缘层在第一子绝缘层远离衬底基板的一侧形成。该第一子绝缘层的材料可以为氧化硅，该第二子绝缘层的材料可以为氮化硅。
在遮挡层008远离衬底基板00的一侧形成第四绝缘层009的截面图和俯视图可以参考图22。
步骤213、在第三绝缘层和第四绝缘层中形成过孔。
图21是本发明实施例提供的一种在第三绝缘层和第四绝缘层中形成过孔的结构示意图。参考图23，该过孔可以将第二目标层005露出。
示例的，如图23所示，可以在第三绝缘层007和第四绝缘层009中形成两个过孔，该两个过孔可以对称设置在遮挡层008的两侧。
步骤214、在第四绝缘层远离衬底基板的一侧形成源漏极层。
参考图7，该源漏极层006可以包括源极0061和漏极0062，该源极和漏极可以分别与第二目标层005电连接。
可选的，形成该源漏极层的材料可以与栅极层的材料相同。例如，形成该源漏极层的材料可以包括钼、钼铌合金、铝、铝钕合金、钛和铜中的任意一种。
需要说明的是，还可以在形成第一目标层之前在衬底基板的一侧形成源漏极层，然后在该源漏极层远离衬底基板的一侧形成该第一目标层。此时，该源漏极层可以与第一目标层电连接。
参考步骤201至步骤214可以看出，当中间层为栅极层，第一目标层和第二目标层为有源层时，在制造薄膜晶体管的过程中，需要进行四次离子掺杂的工艺。
在另一种可选的实现方式中，以该中间层为有源层，第一目标层和第二目标层均为栅极层为例，对该薄膜晶体管的制造方法进行介绍。参考图24，该方法可以包括：
步骤301、在衬底基板上形成第一目标层。
该第一目标层即第一栅极层，可选的，可以通过磁控溅射等物理气相沉积方法在衬底基板上沉积一种或者多种低电阻的金属材料薄膜，并采用光刻工艺对该金属材料薄膜进行图形化处理，得到第一栅极层。其中，金属材料薄膜可以是由Mo、Al、铝镍合金、Cr、Cu或Ti等材料形成的单层金属薄膜，或者也可以是Mo/Al/Mo或Ti/Al/Ti形成的多层金属薄膜。
在衬底基板00上形成第一目标层001的截面图和俯视图可以参考图25。
步骤302、在第一目标层远离衬底基板的一侧形成第一绝缘层。
可选的，该第一绝缘层可以由氧化硅或者氧化铝等绝缘材料制成，并且该第一绝缘层可以采用PECVD法形成。
在第一目标层001远离衬底基板00的一侧形成第一绝缘层002的截面图和俯视图可以参考图26。
步骤303、在第一绝缘层远离衬底基板的一侧形成中间层。
该中间层即为有源层，形成该中间层的材料可以包括：多晶硅、非晶硅或者金属氧化物等。
可选的，可以采用溅射、热蒸发、PECVD、LPCVD、APCVD或ECR-CVD等工艺在第一绝缘层的表面沉积氧化物半导体薄膜，并采用光刻工艺对该氧化物半导体薄膜进行图形化处理，得到有源层。
示例的，在第一绝缘层002远离衬底基板00的一侧形成中间层003的截面图和俯视图可以参考图27。
步骤304、对该中间层进行离子掺杂。
当该中间层003为有源层时，对该中间层进行离子掺杂可以调节待形成的薄膜晶体管的沟道的阈值电压。并且，对该中间层003进行离子掺杂时的掺杂量可以较小。
示例的，参考图28，可以在该中间层003中掺杂硼离子，且掺杂量可以为1012原子数。
步骤305、在中间层远离衬底基板的一侧形成第二绝缘层。
该第二绝缘层可以采用PECVD法形成。并且，形成该第二绝缘层和第一绝缘层的材料可以相同。
在中间层003远离衬底基板00的一侧形成第二绝缘层004的截面图和俯视图可以参考图29。
步骤306、在第一绝缘层和第二绝缘层中形成过孔。
图28是本发明实施例提供的一种在第一绝缘层和第二绝缘层中形成过孔的结构示意图。参考图30，该过孔可以将第一目标层001露出。
示例的，参考图30，可以在第一绝缘层002和第二绝缘层004中形成两个过孔，该两个过孔可以对称设置在有源层003的两侧。
步骤307、在第二绝缘层远离衬底基板的一侧形成第二目标层。
该第二目标层与第一目标层的类型相同。即该第二目标层可以为第二栅极层。该第一目标层可以与该第二目标层电连接，该中间层在该衬底基板上的正投影，可以与该第一目标层在该衬底基板上的正投影至少部分重叠，且与该第二目标层在该衬底基板上的正投影至少部分重叠。
在第二绝缘层远离该衬底基板的一侧形成第二目标层的截面图和俯视图可以参考图31。如图31所示，该第二目标层005可以通过第一绝缘层002和第二绝缘层004中的过孔与该第一目标层001电连接。
步骤308、对该中间层中未被该第二目标层覆盖的区域进行离子掺杂。
该第二目标层005可以遮挡中间层003中沟道所在区域，从而便于对该中间层003中沟道之外的区域(即源极接触区域和漏极接触区域)进行离子掺杂，从而提高该中间层003与源漏极层之间的导电性。并且，对该中间层中未被该第二目标层覆盖的区域进行离子掺杂时的掺杂量可以较大。
示例的，参考图32，可以对该中间层003中未被该第二目标层005覆盖的区域掺杂硼离子，且掺杂量可以为1014原子数。
可选的，在步骤308之后，该方法还可以包括：
步骤309、在第二目标层远离衬底基板的一侧形成第三绝缘层。
该第三绝缘层可以采用PECVD法形成。形成该第三绝缘层和第一绝缘层的材料可以相同，例如形成该第三绝缘层和第一绝缘层的材料可以均为氮化硅。当然，形成该第三绝缘层与第一绝缘层的材料也可以不同，例如，形成该第三绝缘层的材料可以为氮化硅，形成该第一绝缘层的材料可以为氧化硅。
在第二目标层005远离衬底基板00的一侧形成第三绝缘层007的截面图和俯视图可以参考图33。
步骤310、在第三绝缘层远离衬底基板的一侧形成第三栅极层。
该第三栅极层可以通过磁控溅射等物理气相沉积方法在衬底基板上沉积一种或者多种低电阻的金属材料薄膜，并采用光刻工艺对该金属材料薄膜进行图形化处理，得到第一栅极层。其中，金属材料薄膜可以是由Mo、Al、铝镍合金、Cr、Cu或Ti等材料形成的单层金属薄膜，或者也可以是Mo/Al/Mo或Ti/Al/Ti形成的多层金属薄膜。
在衬底基板00上形成第三栅极层008的截面图和俯视图可以参考图34。
步骤311、在第三栅极层远离衬底基板的一侧形成第四绝缘层。
该第四绝缘层可以采用PECVD法形成。该第四绝缘层可以包括第一子绝缘层和第二子绝缘层。该第一子绝缘层在第三栅极层远离衬底基板的一侧形成，该第二子绝缘层在第一子绝缘层远离衬底基板的一侧形成。该第一子绝缘层的材料可以为氧化硅，该第二子绝缘层的材料可以为氮化硅。
在第三栅极层远离衬底基板00的一侧形成第四绝缘层009的截面图和俯视图可以参考图35。
步骤312、在第三绝缘层和第四绝缘层之间形成过孔。
图36是本发明实施例提供的一种在第三绝缘层和第四绝缘层中形成过孔的结构示意图。参考图36，该过孔可以将中间层003露出。
示例的，如图34所示，可以在第三绝缘层007和第四绝缘层009中形成两个过孔，该两个过孔可以对称设置在第二目标层005的两侧。
步骤313、在第四绝缘层远离衬底基板的一侧形成源漏极层。
参考图8，该源漏极层006可以包括源极0061和漏极0062。该源极0061和漏极0062可以分别与中间层003电连接。
可选的，形成该源漏极层的材料可以与栅极层的材料相同。例如，形成该源漏极层的材料可以包括钼、钼铌合金、铝、铝钕合金、钛和铜中的任意一种。
形成源漏极层后的衬底基板的结构示意图可以参考图8。
参考步骤301至步骤313可以看出，当中间层为有源层，第一目标层和第二目标层为栅极层时，在制造薄膜晶体管的过程中，需要进行两次离子掺杂的工艺。
综上所述，本发明实施例提供了一种薄膜晶体管的制造方法，该方法可以在衬底基板上依次设置第一目标层、第一绝缘层、中间层、第二绝缘层以及第二目标层。其中，该两个目标层可以均为有源层或者均为栅极层。当该两个目标层均为有源层时，该薄膜晶体管中可以形成环绕在栅极层周围的两个沟道。此时薄膜晶体管的沟道宽度可以为该两个沟道的宽度之和，因此即使将每个有源层的宽度设置的较窄，该薄膜晶体管也可以实现较大的沟道的宽长比，从而可以在不增加薄膜晶体管的平面尺寸的前提下确保该薄膜晶体管的驱动能力。当该两个目标层均为栅极层时，该薄膜晶体管中可以形成环绕在有源层上下两侧的两个栅极层。该两个栅极层可以共同驱动有源层，从而增加薄膜晶体管的驱动能力。本发明实施例提供的薄膜晶体管的制造方法，可以在不增加该薄膜晶体管平面尺寸的前提下确保该薄膜晶体管的驱动能力，便于高分辨率和窄边框显示装置的实现。
本发明实施例还提供了一种显示基板，该显示基板可以包括：衬底基板，以及在该衬底基板上的薄膜晶体管，该薄膜晶体管可以为如图1至图8任一所示的薄膜晶体管。由于该薄膜晶体管的平面尺寸较小，在衬底基板上的占用空间较小，可以提高该衬底基板的空间利用率。
本发明实施例还提供了一种显示装置，该显示装置可以包括：显示基板，该显示基板中的薄膜晶体管可以为如图1至图8任一所示的薄膜晶体管。该显示装置可以为：液晶面板、电子纸、OLED面板、AMOLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述仅为本发明的可选实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种薄膜晶体管，其特征在于，所述薄膜晶体管包括：
依次设置在衬底基板上的第一目标层、第一绝缘层、中间层、第二绝缘层以及第二目标层；
所述第一目标层与所述第二目标层电连接；
所述中间层在所述衬底基板上的正投影，与所述第一目标层在所述衬底基板上的正投影至少部分重叠，且与所述第二目标层在所述衬底基板上的正投影至少部分重叠；
其中，所述中间层为有源层，所述第一目标层和所述第二目标层均为栅极层；
所述第一绝缘层在所述衬底基板上的正投影，以及所述第二绝缘层在所述衬底基板上的正投影，均覆盖所述中间层在所述衬底基板上的正投影；
所述第一绝缘层和所述第二绝缘层中设置有两个过孔，且两个所述过孔对称设置在所述中间层的两侧；所述第二目标层通过两个所述过孔与所述第一目标层电连接；
所述第二目标层包括第二目标层主体以及与所述第二目标层主体连接且位于所述过孔内的连接部；所述第二目标层主体和所述第一目标层均为沿第一方向延伸的条状结构；
所述中间层为沿第二方向延伸的条状结构，所述第二方向垂直于所述第一方向；所述第二目标层主体的宽度等于所述第一目标层的宽度，且小于所述中间层的长度；所述第二目标层主体的宽度方向、所述第一目标层的宽度方向以及所述中间层的长度方向均平行于所述第二方向；
所述薄膜晶体管还包括：在所述第二目标层远离所述衬底基板的一侧依次层叠的第三绝缘层，第三栅极层，第四绝缘层，以及源漏极层，所述源漏极层包括源极和漏极；
所述源极和所述漏极通过所述第三绝缘层和所述第四绝缘层中设置的两个过孔与所述中间层连接。
2.一种薄膜晶体管，其特征在于，所述薄膜晶体管包括：
依次设置在衬底基板上的第一目标层、第一绝缘层、中间层、第二绝缘层以及第二目标层；
所述第一目标层与所述第二目标层电连接；
所述中间层在所述衬底基板上的正投影，与所述第一目标层在所述衬底基板上的正投影至少部分重叠，且与所述第二目标层在所述衬底基板上的正投影至少部分重叠；
其中，所述中间层为栅极层，所述第一目标层和所述第二目标层均为有源层；
所述第一绝缘层在所述衬底基板上的正投影，以及所述第二绝缘层在所述衬底基板上的正投影，均覆盖所述中间层在所述衬底基板上的正投影；
所述第一绝缘层和所述第二绝缘层中设置有两个过孔，且两个所述过孔对称设置在所述中间层的两侧；所述第二目标层通过两个所述过孔与所述第一目标层电连接；
所述第二目标层包括第二目标层主体以及与所述第二目标层主体连接且位于所述过孔内的连接部；所述第二目标层主体和所述第一目标层均为沿第一方向延伸的条状结构；
所述中间层为沿第二方向延伸的条状结构，所述第二方向垂直于所述第一方向；所述第二目标层主体的宽度等于所述第一目标层的宽度，且小于所述中间层的长度；所述第二目标层主体的宽度方向、所述第一目标层的宽度方向以及所述中间层的长度方向均平行于所述第二方向；
所述薄膜晶体管还包括：在所述第二目标层远离所述衬底基板的一侧依次层叠的第三绝缘层，遮挡层，第四绝缘层，以及源漏极层，所述遮挡层在所述衬底基板上的正投影与所述中间层在所述衬底基板上的正投影重合，所述源漏极层包括源极和漏极；
所述源极和所述漏极通过所述第三绝缘层和所述第四绝缘层中设置的两个过孔与所述第二目标层连接。
3.一种薄膜晶体管的制造方法，其特征在于，所述方法包括：
在衬底基板上依次形成第一目标层、第一绝缘层、中间层、第二绝缘层以及第二目标层；
其中，所述第一目标层与所述第二目标层电连接，所述中间层在所述衬底基板上的正投影，与所述第一目标层在所述衬底基板上的正投影至少部分重叠，且与所述第二目标层在所述衬底基板上的正投影至少部分重叠；
所述中间层为有源层，所述第一目标层和所述第二目标层均为栅极层；
所述第一绝缘层在所述衬底基板上的正投影，以及所述第二绝缘层在所述衬底基板上的正投影，均覆盖所述中间层在所述衬底基板上的正投影；
在形成所述第二目标层之前，所述方法还包括：
在所述第一绝缘层和所述第二绝缘层中形成两个过孔，且所述两个过孔对称设置在所述中间层的两侧，两个所述过孔将所述第一目标层露出；
形成所述第二目标层，包括：
在形成有两个所述过孔的第二绝缘层远离所述衬底基板的一侧形成第二目标层，所述第二目标层通过两个所述过孔与所述第一目标层电连接；
其中，所述第二目标层包括第二目标层主体以及与所述第二目标层主体连接且位于所述过孔内的连接部；所述第二目标层主体和所述第一目标层均为沿第一方向延伸的条状结构；所述中间层为沿第二方向延伸的条状结构，所述第二方向垂直于所述第一方向；所述第二目标层主体的宽度等于所述第一目标层的宽度，且小于所述中间层的长度；所述第二目标层主体的宽度方向、所述第一目标层的宽度方向以及所述中间层的长度方向均平行于所述第二方向；
所述方法还包括：
在所述第二目标层远离所述衬底基板的一侧形成第三绝缘层；
在所述第三绝缘层远离所述衬底基板的一侧形成第三栅极层；
在所述第三栅极层远离所述衬底基板的一侧形成第四绝缘层；
在所述第三绝缘层和所述第四绝缘层中形成两个过孔；
在所述第四绝缘层远离所述衬底基板的一侧形成源漏极层，所述源漏极层包括源极和漏极，且所述源极和漏极通过所述第三绝缘层和所述第四绝缘层中形成的两个过孔与所述中间层电连接。
4.根据权利要求3所述的制造方法，其特征在于，在形成所述中间层之后，所述方法还包括：对所述中间层进行离子掺杂；
在形成所述第二目标层之后，所述方法还包括：对所述中间层中未被所述第二目标层覆盖的区域进行离子掺杂。
5.一种薄膜晶体管的制造方法，其特征在于，所述方法包括：
在衬底基板上依次形成第一目标层、第一绝缘层、中间层、第二绝缘层以及第二目标层；
其中，所述第一目标层与所述第二目标层电连接，所述中间层在所述衬底基板上的正投影，与所述第一目标层在所述衬底基板上的正投影至少部分重叠，且与所述第二目标层在所述衬底基板上的正投影至少部分重叠；
所述中间层为栅极层，所述第一目标层和所述第二目标层均为有源层；
所述第一绝缘层在所述衬底基板上的正投影，以及所述第二绝缘层在所述衬底基板上的正投影，均覆盖所述中间层在所述衬底基板上的正投影；
在形成所述第二目标层之前，所述方法还包括：
在所述第一绝缘层和所述第二绝缘层中形成两个过孔，且所述两个过孔对称设置在所述中间层的两侧，两个所述过孔将所述第一目标层露出；
形成所述第二目标层，包括：
在形成有两个所述过孔的第二绝缘层远离所述衬底基板的一侧形成第二目标层，所述第二目标层通过两个所述过孔与所述第一目标层电连接；
其中，所述第二目标层包括第二目标层主体以及与所述第二目标层主体连接且位于所述过孔内的连接部；所述第二目标层主体和所述第一目标层均为沿第一方向延伸的条状结构；所述中间层为沿第二方向延伸的条状结构，所述第二方向垂直于所述第一方向；所述第二目标层主体的宽度等于所述第一目标层的宽度，且小于所述中间层的长度；所述第二目标层主体的宽度方向、所述第一目标层的宽度方向以及所述中间层的长度方向均平行于所述第二方向；
所述方法还包括：
在所述目标层远离所述衬底基板的一侧形成第三绝缘层；
在所述第三绝缘层远离所述衬底基板的一侧形成遮挡层，所述遮挡层在所述衬底基板上的正投影与所述中间层在所述衬底基板上的正投影重合；
在所述遮挡层远离所述衬底基板的一侧形成第四绝缘层；
在所述第三绝缘层和所述第四绝缘层中形成两个过孔；
在所述第四绝缘层远离所述衬底基板的一侧形成源漏极层，所述源漏极层包括源极和漏极，所述源极和所述漏极通过所述第三绝缘层和所述第四绝缘层中形成的两个过孔与所述第二目标层。
6.根据权利要求5所述的制造方法，其特征在于，在形成所述第一目标层之后，所述方法还包括：对所述第一目标层进行离子掺杂；
在形成所述中间层之后，所述方法还包括：对所述第一目标层中未被所述中间层覆盖的区域进行离子掺杂；
在形成所述第二目标层之后，所述方法还包括：对所述第二目标层进行离子掺杂。
7.根据权利要求5所述的制造方法，其特征在于，在所述第三绝缘层远离所述衬底基板的一侧形成遮挡层之后，所述方法还包括：
对所述第二目标层中未被所述遮挡层覆盖的区域进行离子掺杂。
8.根据权利要求4，6，以及7任一所述的制造方法，其特征在于，
所述离子掺杂为硼离子掺杂。
9.一种显示装置，其特征在于，所述显示装置包括：显示基板，所述显示基板包括：衬底基板，以及设置在所述衬底基板上的多个如权利要求1或2所述的薄膜晶体管。
CN201910001678.4A 2019-01-02 2019-01-02 薄膜晶体管及其制造方法、显示装置 Active CN109686794B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201910001678.4A CN109686794B (zh) 2019-01-02 2019-01-02 薄膜晶体管及其制造方法、显示装置
US16/626,322 US11450773B2 (en) 2019-01-02 2019-05-05 Thin film transistor, method of fabricating thin film transistor, and display apparatus having thin film transistor
PCT/CN2019/085561 WO2020140357A1 (en) 2019-01-02 2019-05-05 Thin film transistor, method of fabricating thin film transistor, and display apparatus having thin film transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910001678.4A CN109686794B (zh) 2019-01-02 2019-01-02 薄膜晶体管及其制造方法、显示装置

Publications (2)

Publication Number Publication Date
CN109686794A CN109686794A (zh) 2019-04-26
CN109686794B true CN109686794B (zh) 2021-01-22

Family

ID=66190409

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910001678.4A Active CN109686794B (zh) 2019-01-02 2019-01-02 薄膜晶体管及其制造方法、显示装置

Country Status (3)

Country Link
US (1) US11450773B2 (zh)
CN (1) CN109686794B (zh)
WO (1) WO2020140357A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109686794B (zh) * 2019-01-02 2021-01-22 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、显示装置
CN110797356B (zh) * 2019-11-28 2022-04-01 厦门天马微电子有限公司 一种阵列基板及显示装置
CN112397579B (zh) * 2020-10-22 2022-12-06 云谷（固安）科技有限公司 显示面板
CN115411113A (zh) * 2021-05-28 2022-11-29 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板
CN116207132B (zh) * 2022-01-14 2024-03-15 北京超弦存储器研究院 薄膜晶体管及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6291863B1 (en) * 1992-07-01 2001-09-18 Hyundai Electronics Industries Co., Ltd. Thin film transistor having a multi-layer stacked channel and its manufacturing method
CN107210013A (zh) * 2015-01-21 2017-09-26 株式会社日本显示器 显示装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101399611B1 (ko) * 2010-02-05 2014-05-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제조 방법
KR102287013B1 (ko) * 2014-11-25 2021-08-06 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
CN105633171A (zh) * 2016-03-22 2016-06-01 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、显示装置
KR20180079036A (ko) * 2016-12-30 2018-07-10 엘지디스플레이 주식회사 구동 박막 트랜지스터 및 이를 이용한 유기 발광 표시 장치
CN106935657B (zh) * 2017-05-04 2020-06-02 京东方科技集团股份有限公司 一种薄膜晶体管及其制造方法、显示装置
US10096656B1 (en) * 2017-05-16 2018-10-09 Wuhan China Star Optoelectronics Technology Co., Ltd. Manufacturing method for complementary TFT device and manufacturing method for OLED display panel
CN107154407A (zh) 2017-05-17 2017-09-12 厦门天马微电子有限公司 复合薄膜晶体管器件及其制造方法、显示面板和显示装置
CN107845674B (zh) * 2017-10-27 2020-07-03 合肥鑫晟光电科技有限公司 薄膜晶体管及其制备方法和阵列基板
CN108010850B (zh) * 2017-11-20 2020-11-27 深圳市华星光电技术有限公司 薄膜晶体管及其制作方法、tft基板
CN109686794B (zh) * 2019-01-02 2021-01-22 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、显示装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6291863B1 (en) * 1992-07-01 2001-09-18 Hyundai Electronics Industries Co., Ltd. Thin film transistor having a multi-layer stacked channel and its manufacturing method
CN107210013A (zh) * 2015-01-21 2017-09-26 株式会社日本显示器 显示装置

Also Published As

Publication number Publication date
CN109686794A (zh) 2019-04-26
US20210336068A1 (en) 2021-10-28
WO2020140357A1 (en) 2020-07-09
US11450773B2 (en) 2022-09-20

Similar Documents

Publication Publication Date Title
CN109686794B (zh) 薄膜晶体管及其制造方法、显示装置
CN106684155B (zh) 双栅薄膜晶体管及其制备方法、阵列基板及显示装置
US11257957B2 (en) Thin film transistor, method of fabricating the same, array substrate and display device
US9640559B2 (en) Low temperature poly-silicon array substrate and forming method thereof
US9666602B2 (en) Thin-film transistor substrate and method of manufacturing the thin-film transistor substrate
WO2018099052A1 (zh) 阵列基板的制备方法、阵列基板及显示装置
CN105702744B (zh) 薄膜晶体管及其制作方法、阵列基板、显示装置
US9613986B2 (en) Array substrate and its manufacturing method, display device
CN110148601B (zh) 一种阵列基板、其制作方法及显示装置
US20060038178A1 (en) Thin film transistor array panel and a manufacturing method thereof
WO2021036840A1 (zh) 显示基板及其制造方法、显示装置
US11397359B2 (en) Thin film transistor array substrate, manufacturing method thereof, and display panel
CN108493216B (zh) 一种tft阵列基板、显示装置及tft阵列基板的制备方法
CN112490254B (zh) 一种阵列基板、显示面板及其制备方法
CN113299559A (zh) 薄膜晶体管的制备方法及薄膜晶体管
CN111276527A (zh) 一种显示面板及其制作方法
CN109148535B (zh) 阵列基板及其制造方法、显示面板
KR101246790B1 (ko) 어레이 기판 및 이의 제조방법
CN114089571A (zh) 阵列基板及制作方法和显示面板
US11894386B2 (en) Array substrate, manufacturing method thereof, and display panel
US10971631B2 (en) Thin film transistor and method of fabricating the same, display substrate and method of fabricating the same, display device
KR20110058356A (ko) 어레이 기판 및 이의 제조방법
EP3163620B1 (en) Low temperature poly-silicon thin film transistor array substrate and manufacturing method therefor and display device
CN113782616A (zh) 一种薄膜晶体管及其制备方法、阵列基板、显示装置
CN108886042B (zh) 阵列基板及其制造方法、显示面板和显示设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant