CN102428520A

CN102428520A - 非易失性存储器的两遍擦除

Info

Publication number: CN102428520A
Application number: CN2010800204583A
Authority: CN
Inventors: 达纳·李; 尼马·莫赫莱西; 阿努夫霍·克汗代勒沃尔
Original assignee: SanDisk Technologies LLC
Current assignee: SanDisk Corp; SanDisk Technologies LLC
Priority date: 2009-04-09
Filing date: 2010-03-30
Publication date: 2012-04-25
Also published as: WO2010117807A3; EP2417602A2; KR20120025462A; US20100259987A1; TW201044405A; US7907449B2; EP2417602B1; WO2010117807A2; JP2012523646A

Abstract

这里公开了用于擦除非易失性存储单元的技术。使用试验擦除脉冲擦除存储单元。基于试验擦除脉冲的幅度和收集的关于在试验擦除之后的阈值电压分布的数据确定第二脉冲的适当幅度。使用第二擦除脉冲擦除存储单元。在一种实现中，在第二擦除之后不验证存储单元的阈值电压。可以在第二擦除之后执行软编程。可以基于试验擦除脉冲确定软编程脉冲的幅度。在一种实现中，在软编程之后不验证存储单元的阈值电压。限制擦除脉冲和软编程脉冲的数目节省了时间和功率。确定第二擦除脉冲的适当幅度最小化或者消除了过擦除。

Description

非易失性存储器的两遍擦除

技术领域

本发明涉及用于非易失性存储器的技术。

背景技术

半导体存储器已经变得更加广泛用于各种电子设备中。例如，非易失性半导体存储器用于个人导航设备、蜂窝电话、数码摄像装置、个人数字助理、移动计算设备、非移动计算设备和其他设备。电可擦除可编程只读存储器(EEPROM)和闪存是最流行的非易失性半导体存储器中的两种。

EEPROM和闪存利用位于半导体衬底中的沟道区之上并且与之绝缘的浮栅。浮栅和沟道区位于源区和漏区之间。控制栅设置在浮栅之上并与之绝缘。晶体管的阈值电压由浮栅上保留的电荷量控制。即，必须在接通晶体管之前施加到控制栅上以允许其源极和漏极之间导通的电压的最小量由浮栅上的电荷电平控制。

一些EEPROM或闪存器件具有被称作与非(NAND)配置的配置，其中存储单元分组为NAND串，每个NAND串与位线相关联。当对诸如NAND闪存器件的闪存器件或EEPROM编程时，通常将编程电压施加到控制栅上且位线接地。来自沟道的电子注入浮栅中。当电子在浮栅中累积时，浮栅变为带负电的且存储单元的阈值电压升高以使得存储单元处于编程状态。关于编程的更多信息可以在题为“Source Side Self BoostingTechnique for Non-Volatile Memory”的美国专利6,859,397、题为“Detecting Over Programmed Memory”的美国专利6,917,542以及题为“Programming Non-Volatile Memory”的美国专利6,888,758中找到，所有三个引用的专利的全文通过引用合并于此。

在很多情况下，编程电压作为一系列脉冲(称作编程脉冲)施加到控制栅，其中脉冲的幅度随每个脉冲增加。在编程脉冲之间，执行一个或者更多个验证操作的集合来确定正在被编程的存储单元是否已经达到其目标电平。如果存储单元已经达到其目标电平，则对于该存储单元编程停止。如果存储单元还未达到其目标电平，则对于该存储单元编程将继续。

在一些实现中，在编程之前擦除存储单元。可以对整个存储阵列、单个区块(block)或者单元的其他单位执行擦除。在一种实现中，通过将存储单元的p阱升高至擦除电压足够长的时间段来擦除一组存储单元。擦除脉冲将存储单元的阈值电压向(或超过)擦除目标电平移动，擦除目标电平可以在0伏以下。在一些实现中，在施加擦除脉冲之后，执行擦除验证操作来确定存储单元的阈值电压是否已经至少达到擦除目标电平。通过每个循环使用更高幅度的擦除脉冲来重复擦除脉冲和擦除验证，直到擦除验证通过为止。

在擦除存储单元之后，一些存储单元会被过擦除。即，一些存储单元的阈值电压被增加超过目标电平。例如，阈值电压比期望的负的更多。另外，存储单元的阈值电压的范围可能比期望的更宽，这会对后面编程的质量产生负面影响。为了收紧擦除分布并防止过擦除，可以对存储单元进行“软编程”，其通过提高擦除的存储单元的最低阈值电压而不显著提高擦除的存储单元的最高阈值电压来使阈值电压分布紧凑。软编程可以以与之前描述的编程类似的方式执行，但是使用具有比通常编程低的电压幅度的编程脉冲。在一种实现中，循环执行软编程，其中每个接连更高幅度的软编程脉冲之后是软编程验证操作。

擦除存储单元和验证擦除的处理具有包括所花费的时间量和消耗的功率的缺点。在一些实现中，每个擦除脉冲使存储器件的大部分向上偏置。因此，斜线上升至最终的擦除电压花费相当长的时间。例如，斜线上升至最终的擦除电压可能花费数百微秒。此外，因为在长持续时间期间施加该高电压脉冲，所以消耗相当大的功率。

在一些情况下，需要通过擦除验证或软编程验证来验证的目标电平是负值。在一种实现中，通过将位线预放电到地电压然后向公共源线施加高于零的电压(例如，2.2V)来感测负阈值电压。这使得电流从源流向位线，从而使得位线向着源线电压充电。当体效应关断NAND链中的存储单元中的至少一个时位线的充电停止。使用该技术，可以测量接近Vdd乘以体效应因子(例如，2.2×1.5，其中2.2V是VDD且1.5是体效应因子)的负阈值电压。然而，单次擦除验证或者软编程验证会花费大约100微秒。

另一种用于感测存储单元中的负阈值电压的技术是将负电压施加到存储单元的控制栅上。然而，生成和/或传递所需的负电压可能是困难的。而且，要生成的电压负的越多，生成该电压越困难。将负电压传递至字线可能是很困难的，因为它可能在解码器中需要多于一种类型(n型相对于p型)的晶体管。这可能导致很大和很昂贵的字线解码器，或者甚至导致与存储阵列的小间距不能匹配的解码器。

一种提高性能的技术是通过使用大的擦除电压步长来使用较少的擦除脉冲。例如，对于每个接连擦除脉冲不是将擦除电压脉冲步增0.5伏，而是可以将擦除电压步增1.0伏。然而，使用大的电压步长可能导致过擦除。在一些实现中，使用1.0伏的步长可以导致对一些存储单元大约1.0伏的过擦除。在一种实现中，采用单个很高电压的擦除脉冲完成擦除处理。然而，使用单个很高幅度的擦除脉冲可以导致极端过擦除。

为了校正使用单个擦除脉冲时的过擦除，可以使用大量的软编程脉冲。在一种实现中，使用大约15至20个软编程脉冲和软验证操作。由于每次软编程验证可能花费大约100微秒，因此在软编程期间会使用大量的时间。

发明内容

这里公开了用于擦除非易失性存储器件的技术。在一种实现中，采用试验擦除脉冲来擦除非易失性存储器件。然后，基于试验擦除脉冲的幅度和收集的关于在试验擦除之后的阈值电压分布的数据来确定第二擦除脉冲的适当幅度。然后第二擦除脉冲用于擦除存储单元。在一种实现中，在第二擦除之后不验证存储单元的阈值电压。可以在第二擦除之后执行软编程，但是并不要求。如果执行软编程，则可以基于试验擦除脉冲确定软编程脉冲的幅度。在一种实现中，在软编程之后不验证存储单元的阈值电压。通过限制擦除脉冲的数目，节省了时间和功率。而且，通过确定第二擦除脉冲的适当幅度，最小化或者消除过擦除。另外，通过限制软编程脉冲的数目，节省了时间和功率。

一个实施例包括采用第一擦除电压执行一组非易失性存储元件的第一擦除。在第一擦除之后，非易失性存储元件具有阈值电压分布。确定阈值电压分布上的基准电压。基于第一擦除电压和基准电压确定第二擦除电压。采用第二擦除电压执行所述一组非易失性存储元件的第二擦除。

在一个实施例中，基于第二擦除电压确定软编程电压。在执行第二擦除之后将软编程电压施加到所述一组非易失性存储元件。

一个实施例是一种用于操作非易失性存储器件的方法。该方法包括对非易失性存储元件的NAND串进行编程以使得基本上所有的非易失性存储元件具有至少某一阈值电压。采用第一擦除电压擦除NAND串，并且在采用第一擦除电压擦除之后确定NAND串的阈值电压分布的上尾部(upper tail)上的电压。基于第一擦除电压和上尾部上的电压确定第二擦除电压。采用第二擦除电压擦除NAND串。

一个实施例是一种用于操作非易失性存储器件的方法。该方法包括预处理一组非易失性存储元件以使得容易确定与擦除阈值分布的上尾部相关联的阈值电压，该擦除阈值分布是在擦除所述一组非易失性存储元件之后所述一组非易失性存储元件将具有的分布。所述一组非易失性存储元件被擦除至具有上尾部的擦除阈值分布。在编程之后采用第一擦除电压执行擦除。确定与擦除阈值分布的上尾部相关联的阈值电压。基于组中被允许具有比其他非易失性存储元件的阈值电压高的阈值电压的非易失性存储元件的某一数目来定义阈值电压。基于第一擦除电压和与上尾部相关联的阈值电压确定第二擦除电压。采用第二擦除电压擦除所述一组非易失性存储元件。

一个示例性实现包括一组非易失性存储元件和一个或者更多个与所述一组非易失性存储元件通信的管理电路。管理电路采用第一擦除电压执行所述一组非易失性存储元件的第一擦除，所述非易失性存储元件具有作为第一擦除的结果的阈值电压分布。管理电路确定阈值电压分布上的基准电压。管理电路基于第一擦除电压和基准电压确定第二擦除电压。管理电路采用第二擦除电压执行所述一组非易失性存储元件的第二擦除。

一个实施例是一种非易失性存储器件，该非易失性存储器件包括非易失性存储元件的多个NAND串以及与多个NAND串通信的管理电路。管理电路对非易失性存储元件的多个NAND串编程以使得基本上所有的非易失性存储元件具有至少某一阈值电压。管理电路采用第一擦除电压擦除非易失性存储元件的多个NAND串。管理电路在采用第一擦除电压擦除之后确定非易失性存储元件的多个NAND串的阈值电压分布的上尾部上的电压。管理电路基于第一擦除电压和上尾部上的电压确定第二擦除电压。管理电路采用第二擦除电压擦除非易失性存储元件的多个NAND串。

附图说明

图1是NAND串的顶视图；

图2是该NAND串的等效电路图；

图3是非易失性存储***的框图；

图4是图示了存储阵列的一个实施例的框图；

图5是图示了感测区块的一个实施例的框图；

图6A图示了Vt分布的示例设置；

图6B图示了Vt分布的示例设置；

图7是描述用于对存储单元擦除和编程的处理的一个实施例的流程图；

图8图示了擦除存储单元的一个实施例；

图9A图示了在施加编程脉冲之前存储单元的四个Vt分布的图；

图9B图示了在施加编程脉冲之后Vt分布的图；

图9C图示了在试验擦除之后的擦除阈值分布；

图10A图示了数据状态的随机化分布的示例；

图10B图示了在试验擦除之后的示例Vt分布；

图11A图示了P阱电压相对于时间的图以及字线电压相对于时间的图；

图11B图示了以区块(或其他单位)为单位执行存储单元的扫描以确定试验擦除之后的上尾部Vt的处理的一个实施例；

图11C图示了针对两个不同的施加到P阱以擦除存储单元的擦除电压、P阱电压相对于时间的图，以及字线电压相对于时间的图；

图11D图示了以区块为单位执行存储单元的扫描以确定试验擦除之后的上尾部Vt的处理的一个实施例；

图12A图示了施加到存储单元的擦除脉冲与施加到存储单元以收集数据的读取电压之间的定时关系来确定第二擦除脉冲的适当幅度的一个实施例；

图12B图示了向存储单元施加读取电压以及确定第二擦除电压的处理的一个实施例；

图13是描述用于验证已经擦除了存储单元的处理的流程图；

图14是描述用于验证存储单元的软编程的处理的流程图。

具体实施方式

闪存***的一个示例使用NAND结构，NAND结构包括夹在两个选择栅之间串联布置多个晶体管。串联晶体管和选择栅被称作NAND串。图1是示出了一个NAND串的顶视图。图2是其等效电路。图1和图2中图示的NAND串包括串联的并且夹在第一(或漏侧)选择栅120和第二(或源侧)选择栅122之间的四个晶体管100、102、104和106。选择栅120将NAND串经由位线触点126连接至位线。选择栅122将NAND串连接至源线128。选择栅120通过向选择线SGD施加适当的电压来控制。选择栅122通过向选择线SGS施加适当的电压来控制。晶体管100、102、104和106中的每一个具有控制栅和浮栅。例如，晶体管100具有控制栅100CG和浮栅100FG。晶体管102包括控制栅102CG和浮栅102FG。晶体管104包括控制栅104CG和浮栅104FG。晶体管106包括控制栅106CG和浮栅106FG。控制栅100CG连接至字线WL3，控制栅102CG连接至字线WL2，控制栅104CG连接至字线WL1，以及控制栅106CG连接至字线WL0。

注意，虽然图1和2示出了在NAND串中有四个存储单元，但是四个晶体管的使用仅作为示例提供。NAND串可以具有少于四个的存储单元或者多于四个的存储单元。例如，一些NAND串将包括8个存储单元、16个存储单元、32个存储单元、64个存储单元、128个存储单元等。这里的讨论不限于NAND串中任何特定数目的存储单元。

使用NAND结构的闪存***的典型架构将包括若干个NAND串。每个NAND串通过其由选择线SGS控制的源选择栅而连接至源线，并且通过其由选择线SGD控制的漏选择栅而连接至其相关联的位线。每条位线和经由位线触点连接至该位线的各个NAND串包括存储单元阵列的列。多个NAND串共享位线。通常，位线在与字线垂直的方向上在NAND串之上延伸并且连接至一个或者更多个感测放大器。

每个存储单元可以存储数据(模拟的或数字的)。当存储数字数据的一个比特时，将存储单元的可能阈值电压的范围划分为被赋值为逻辑数据“1”和“0”的两个范围。在NAND型闪存的一个示例中，在擦除存储单元之后阈值电压为负并被定义为逻辑“1”。在编程之后阈值电压为正并被定义为逻辑“0”。当阈值电压为负并且通过向控制栅施加0伏来尝试读取时，存储单元将接通以指示正在存储逻辑1。当阈值电压为正并且通过向控制栅施加0伏来尝试读取操作时，存储单元将不接通，这指示存储逻辑0。

在存储数据的多个电平的情况下，可能阈值电压的范围被划分为数据的电平的数目。例如，如果存储四个电平的信息(两比特数据)，将有四个阈值电压范围分配给数据值“11”、“10”、“01”和“00”。在NAND型存储器的一个示例中，在擦除操作之后的阈值电压是负的并且定义为“11”。正的阈值电压用于数据状态“10”、“01”和“00”。如果存储八个电平的信息(或状态)(例如，对于三比特数据)，则将有八个阈值电压范围分配给数据值“000”、“001”、“010”、“011”、“100”、“101”、“110”和“111”。

被编程到存储单元中的数据和单元的阈值电压电平之间的具体关系取决于针对单元所采用的数据编码方案。例如，两者的整体内容通过引用合并于此的美国专利No.6,222,762和美国专利申请公开No.2004/0255090描述了用于多状态闪存单元的多种数据编码方案。在一个实施例中，使用格雷码分配将数据值分配给阈值电压范围，以使得如果浮栅的阈值电压错误地偏移至其相邻物理状态，将仅有一个比特受影响。在一些实施例中，对于不同的字线可以改变数据编码方案，可以随时间改变数据编码方案，或者可以对用于随机字线的数据比特取反或者随机化，以降低数据格式敏感度以及甚至存储单元上的磨损(wear)。

在以下所有通过引用合并于此的美国专利/专利申请中提供了NAND型闪存及其操作的相关示例：美国专利No.5,570,315、美国专利No.5,774,397、美国专利No.6,046,935、美国专利No.6,456,528以及美国专利公开No.US2003/0002348。除了NAND之外，这里的讨论也可应用于其他类型的闪存以及其他类型的非易失性存储器。

除了NAND闪存之外，也可以使用其他类型的非易失性存储器件。例如，对于本发明还可以使用所谓的TANOS结构(由硅衬底上的TaN-Al₂O₃-SiN-SiO₂的叠层组成)，其基本上是利用氮化物层(而不是浮栅)中的电荷俘获的存储单元。快闪EEPROM***中有用的另一种类型的存储单元利用非传导性电介质材料代替传导性浮栅从而以非易失性方式存储电荷。在Chan等人的文章“A True Single-TransistorOxide-Nitride-Oxide EEPROM Device，”IEEE Electron Device Letters，Vol.EDL-8，No.3，1987年3月，pp.93-95中描述了这样的单元。由硅氧化物、硅氮化物和硅氧化物(“ONO”)形成的三层电介质夹在传导控制栅和存储单元沟道之上的半传导衬底的表面之间。通过将电子从单元沟道注入氮化物对单元编程，在氮化物中电子被俘获并存储在有限区域中。然后，该存储的电荷以能够检测的方式改变单元的沟道的一部分的阈值电压。通过将热空穴注入氮化物中来擦除存储单元。还可参见Nozaki等人的“A1-Mb EEPROM with MONOS Memory Cell for Semiconductor DiskApplication，”IEEE Journal of Solid-State Circuits，Vol.26，No.4，1991年4月，pp.497-501，它描述了一种***栅配置的类似的存储单元，其中掺杂多晶硅栅在存储单元沟道的一部分上延伸以形成单独的选择晶体管。前面两篇文章的整体内容通过引用合并于此。在通过引用合并于此的由William D.Brown和Joe E.Brewer编辑的IEEE Press，1998，“Nonvolatile Semiconductor Memory Technology”的章节1.2中提及的编程技术也在该章节中描述，以能够应用于电介质电荷俘获器件。也可以使用其他类型的存储器件。

图3示出了可以包括一个或者更多个存储裸片(die)或芯片212的非易失性存储器件210。存储裸片212包括存储单元阵列(二维或三维)200、控制电路220和读/写电路230A和230B。在一个实施例中，在阵列的相对侧以对称方式实现各种***电路对存储阵列200的存取，以使得每侧的存取线和电路的密度减半。读/写电路230A和230B包括允许对存储单元的页并行读取或编程的多个感测区块300。能够经由行解码器240A和240B通过字线以及经由列解码器242A和242B通过位线对存储阵列100寻址。在典型的实施例中，控制器244包括在作为一个或者更多个存储裸片212的同一存储器件210(例如，可移除存储卡或组件)中。命令和数据经由线232在主机和控制器244之间传递，并且经由线234在控制器和一个或者更多个存储裸片212之间传递。一种实现可以包括多个芯片212。

控制电路220与读/写电路230A和230B协作以对存储阵列200执行存储操作。控制电路220包括状态机222、片上地址解码器224和功率控制模块226。状态机222提供存储操作的芯片级控制。片上地址解码器224提供地址接口，以在主机或存储器控制器使用的地址与解码器240A、240B、242A和242B使用的硬件地址之间转换。功率控制模块226控制在存储操作期间提供给字线和位线的功率和电压。在一个实施例中，功率控制模块226包括一个或者更多个可以创建比供给电压更大的电压的电荷泵。

在一个实施例中，控制电路220、功率控制电路226、解码器电路224、状态机电路222、解码器电路242A、解码器电路242B、解码器电路240A、解码器电路240B、读/写电路230A、读/写电路230B、以及/或者控制器244中的一个或者任意组合可以被称作一个或者更多个管理电路。

图4图示了存储单元阵列200的示例性结构。在一个实施例中，存储单元阵列被划分为M个存储单元的区块。一般对于快闪EEPROM***而言，区块是擦除的单位。即，每个区块包含一起擦除的最小数目的存储单元。每个区块通常被划分为多个页。页是编程的单位。数据的一个或者更多个页通常存储在存储单元的一行中。页可以存储一个或者更多个扇区。扇区包括用户数据和开销数据。开销数据通常包括已经根据扇区的用户数据算出的纠错码(ECC)。控制器(下面描述)的一部分在数据被编程到阵列中时计算ECC，并且还在数据从阵列中被读取时检查ECC。或者，ECC和/或其他开销数据存储在与它们所属的用户数据不同的页或者甚至不同的区块中。用户数据的扇区通常是512字节，对应于磁盘驱动器中扇区的大小。大量的页形成区块，例如从8页直到32、64、128或者更多的页。也可以使用不同大小的区块和布置。

在另一个实施例中，位线划分为奇位线和偶位线。在奇/偶位线的架构中，同时对沿着公用字线并连接至奇位线的存储单元编程，并且同时对沿着公用字线并连接至偶位线的存储单元编程。

图4示出了存储阵列200的区块i的更多细节。区块i包括X+1条位线和X+1个NAND串。区块i还包括64条数据字线(WL0-WL63)、两条虚设字线(WL_d0和WL_d1)、漏侧选择线(SGD)和源侧选择线(SGS)。每个NAND串的一端经由漏选择栅(连接至选择线SGD)连接至对应的位线，而另一端经由源选择栅(连接至选择线SGS)连接至源线。因为有64条数据字线和两条虚设字线，因此每个NAND串包括64个数据存储单元和两个虚设存储单元。在其他实施例中，NAND串可以具有多于或者少于64个数据存储单元和两个虚设存储单元。数据存储单元可以存储用户或***数据。虚设存储单元通常不用于存储用户或***数据。一些实施例不包括虚设存储单元。

图5是划分为称作感测模块480的核心部分和公用部分490的单个感测区块300的框图。在一个实施例中，对于每条位线将有单独的感测模块480，对于多个感测模块480的集合有一个公用部分490。在一个示例中，感测区块300将包括一个公用部分490和8个感测模块480。组中的感测模块480的每一个将经由数据总线472与相关联的公用部分490通信。对于更进一步的细节，参照其整体内容通过引用合并于此的美国专利申请公开2006/0140007。

感测模块480包括感测电路470，感测电路470确定连接的位线中的传导电流是在预定阈值电平以上还是以下。在一些实施例中，感测模块480包括一般被称作感测放大器的电路。感测模块480还包括用于在连接的位线上设置电压条件的位线锁存器482。例如，位线锁存器482中锁存的预定状态将导致连接的位线被拉至代表编程禁止的状态(例如，Vdd)。

公用部分490包括处理器492、数据锁存器494集以及耦合在数据锁存器494集与数据总线420之间的I/O接口496。处理器492执行计算。例如，其功能之一是确定感测的存储单元中存储的数据并将确定的数据存储在数据锁存器集中。数据锁存器494集用于存储在读取操作期间由处理器492确定的数据比特。它还用于存储在编程操作期间从数据总线420输入的数据比特。输入的数据比特代表意在被编程到存储器中的写数据。I/O接口496提供数据锁存器494和数据总线420之间的接口。

在读取或感测期间，***的操作处于状态机222的控制之下，状态机222控制向寻址单元提供不同的控制栅电压。当控制栅电压逐步通过与存储器支持的各种存储器状态对应的各种预定控制栅电压时，感测模块480可以在这些电压之一处释放(trip)，并且输出将经由总线472从感测模块480提供给处理器492。此时，处理器492通过考虑感测模块的释放事件以及关于经由输入线493从状态机施加的控制栅电压的信息来确定产生的存储器状态。然后，处理器492计算存储器状态的二进制编码并将产生的数据比特存储到数据锁存器494中。在核心部分的另一个实施例中，位线锁存器482负有双重责任，既作为用于锁存感测模块480的输出的锁存器，还作为如上所述的位线锁存器。

可以预期一些实现将包括多个处理器492。在一个实施例中，每个处理器492将包括输出线(图5中未图示)，以使得每一条输出线线或(wired-OR)在一起。在一些实施例中，在连接至线或线之前对输出线取反。该配置使得能够在编程验证处理期间快速确定何时已经完成编程处理，这是因为接收线或线的状态机可以确定何时正在被编程的所有比特达到期望的电平。例如，当每个比特已经达到其期望的电平时，用于该比特的逻辑零将被发送至线或线(或者对数据1取反)。当所有比特输出数据0(或者对数据1取反)时，则状态机知道要结束编程处理。在每个处理器与8个感测模块通信的实施例中，状态机可能(在一些实施例中)需要读取线或线8次，或者将逻辑添加至处理器492以累积相关联的位线的结果以使得状态机仅需要读取线或线一次。

在编程或验证期间，要编程的数据从数据总线420存储在数据锁存器494集中。在状态机的控制下的编程操作包括施加到寻址的存储单元的控制栅的一系列编程电压脉冲(具有增大的幅度)。每个编程脉冲之后是验证处理，以确定是否已经将存储单元编程至期望的状态。处理器492相对于期望的存储器状态监视验证的存储器状态。当两者一致时，处理器492设置位线锁存器482以便使得位线被拉至代表编程禁止的状态。这防止耦合到位线的单元被进一步编程，即使它在其控制栅上经受了编程脉冲。在其他实施例中，处理器初始加载位线锁存器482，并且感测电路在验证处理期间将其设置为禁止值。

数据锁存器堆494包含与感测模块对应的一堆数据锁存器。在一个实施例中，每个感测模块480有3至5(或其他数目)个数据锁存器。在一个实施例中，每一个比特有一个锁存器。在一些实现中(但是并不要求)，数据锁存器被实现为移位寄存器，以使得其中存储的并行数据转换为用于数据总线420的串行数据，反之亦然。在一个优选实施例中，与m个存储单元的读/写区块对应的所有数据锁存器可以链接到一起以形成区块移位寄存器，以使得可以通过串行传递输入或输出数据块。具体地，修改读/写模块的库(bank)以使得其数据锁存器集的每一个将数据按顺序移入到或移出数据总线，如同它们是用于整个读/写区块的移位寄存器的一部分一样。

关于读操作和感测放大器的其他的信息可以在以下文献中找到：(1)美国专利申请公开No.2004/0057287，“Non-volatile Memory And MethodWith Reduced Source Line Bias Errors”，公布于2004年3月25日；(2)美国专利申请公开No.2004/0109357，“Non-Volatile Memory And Methodwith Improved Sensing”，公布于2004年6月10日；(3)美国专利申请公开No.20050169082；(4)美国专利申请公开2006/0221692，“Compensating for Coupling During Read Operations of Non-VolatileMemory”，公布于2006年10月5日；以及(5)美国专利申请公开No.2006/0158947，“Reference Sense Amplifier For Non-Volatile Memory”，公布于2006年7月20日。刚刚以上列出的全部5篇专利文献的整体内容通过引用合并于此。

在成功编程处理(具有验证)的结束处，适当地，存储单元的阈值电压应该在编程的存储单元的阈值电压的一个或者更多个分布中，或者在擦除的存储单元的阈值电压的分布中。图6A示出了与在每个存储单元存储四比特数据时的存储单元阵列的数据状态对应的示例Vt分布。然而，其他实施例可以每存储单元使用多于或少于四比特数据。图6A示出了与数据状态0-15对应的16个Vt分布。在一个实施例中，状态0中的阈值电压是负的且状态1至15中的阈值电压是正的。然而，状态1至15的一个或者更多个中的阈值电压可以是负的。

在数据状态0至15的每一个之间是用于从存储单元读取数据的读取基准电压。例如，图6A示出了数据状态0和1之间的读取基准电压Vr1，以及数据状态1和2之间的读取基准电压Vr2。通过测试给定存储单元的阈值电压是在各自的读取基准电压以上还是以下，***可以确定存储单元处于什么状态。

在每个数据状态0至15的下边界处或附近是验证基准电压。例如，图6A示出了状态1的Vv1和状态2的Vv2。当将存储单元编程为给定状态时，***将测试这些存储单元是否具有大于或等于验证基准电压的阈值电压。

图6B示出了与数据状态0至15对应的Vt分布可以部分重叠的另一个实施例，这是由于校正算法可以处理处于错误中的一定百分比的单元。要注意的一点是，与所图示的16个状态的等间隔/宽度相反，各种状态可以具有不同的宽度/间隔以便容纳对数据保留损失的敏感度的不同的量。在一些实施例中，状态0和/或15比其他状态宽。

还应注意，当通过源偏置或体偏置的体效应用于将负阈值电压偏移到可测量的正范围内时，Vt轴会偏离施加到控制栅的实际电压。一种用于测量负阈值电压的技术是将被称作“源跟随器感测(source followersensing)”的技术，其如下执行。首先将位线放电至地电压。然后，将高于0的电压(例如，2.2V)施加到公共源线。然而，存储单元的体保持在地电压。电流从源流向位线，从而使得位线向着源线电压充电。当体效应关断NAND链中的至少一个存储单元时，位线的充电停止。感测当NAND链停止充电时位线上的电压以确定关断的存储单元的阈值电压，这将是NAND链上的最高阈值电压。使用该技术可以测量接近Vdd的负阈值电压。可以使用其他技术来感测负阈值电压，比如向控制栅施加负电压。

图7是描述用于擦除和对存储单元编程的处理的一个实施例的流程图。图7的处理是由上述一个或者更多个管理电路执行的。在步骤702中，***将接收擦除数据的请求。在一个实施例中，可能的是将没有专用的擦除命令。而是，***将响应于编程的请求进行擦除(在编程之前)。在步骤704中，选择要擦除的区块。在步骤706中，擦除存储单元。图8图示了擦除存储单元的一个实施例。

在图7的步骤708中，***将接收对数据编程的请求。图示了虚线来将步骤706连接至步骤708，这是因为在两个步骤之间可能有长的时间推移。在步骤710中，将对存储单元编程。在步骤710中可以按照现有技术中已知的各种编程方法对存储单元编程。在一个实施例中，对存储单元编程以使得没有存储器状态优于其他状态。例如，如果有四个数据状态，则不管正在存储什么数据都是大约25％的存储单元被编程到每一个数据状态。图10A图示了该“随机化”的示例。

图8图示了擦除存储单元的处理800的一个实施例。图8的处理800是一种用于执行图7中的步骤706的技术。在可选步骤802中，将存储单元编程至某个最小阈值电压。作为示例，基本上所有的存储单元都被编程至在可测量的Vt窗以上至少一伏的Vt。可测量的Vt窗是用于在特定存储器件上存储有效数据的Vt的范围。窗的底部取决于诸如是否采用负Vt感测的因素而变化。在一种不使用Vt的负感测的实现中，可测量Vt窗的开始大约为0V。在一种使用负感测的实现中，可测量的Vt窗的开始可以几乎负至-Vdd。例如，使用负感测，在Vdd为2.2V的情况下可测量Vt窗的开始大约为-1.6V。在一种实现中，如下执行负感测。源和P阱保持在1.6V。漏保持在1.6V+Vbl，其中Vbl为位线要预充电达到的电压。作为示例，Vbl为0.4V。在这种类型的负感测中，由于源和P阱保持在相同电压处，因此没有体效应。在一个实施例中，通过向控制栅施加负电压来执行负Vt感测。

在一个实施例中，为了编程超过最小Vt，将区块(或其他单位)中的所有字线提升至诸如16V的中等编程电压。图9A图示了在步骤802的施加编程脉冲之前存储单元的四个Vt分布。每个Vt分布对应于该示例中使用的四个数据状态之一。注意，一些数据状态具有比其他数据状态较大数目的存储单元。在图9A中，例如，最低的可测量Vt可以是0V，且最高的可测量Vt可以是6V。图9B图示了在步骤802的施加脉冲之后的Vt分布，其中基本上所有的存储单元已经至少被编程至最小Vt。在图9B中，最小Vt至少是在最低可测量Vt以上的某个电压。作为示例，存储单元被编程至在最低可测量Vt以上至少大约1V。

执行步骤802的一个理由是在试验擦除之前预处理存储单元以允许更精确地确定在试验擦除之后的阈值分布上的基准点。在一种实现中，基准点在这里被称作“上尾部Vt”，这是因为基准点通常在Vt分布的很上端。处理800的后面的步骤基于在已经执行试验擦除之后多少存储单元具有在施加到存储单元上的读取基准电压以上的Vt来确定计数。在一种实现中，以NAND串为基础进行计数。即，如果NAND串中的一个或者更多个存储单元满足条件，则对该NAND串计数。但是，计数不一定以NAND串为基础执行。在步骤802施加脉冲之后，基本上所有的存储单元的最低Vt应当在读取基准电压以上，以确保后面计数的存储单元将是由试验擦除脉冲擦除的存储单元。

步骤802不是必须的。如果存储单元的合理已知的一部分处于非擦除状态，则可能不必执行步骤802。例如，如果已经如图10A中所图示的对存储单元进行编程，则可以假定大约25％的存储单元将被编程至每一个状态。注意，使得某个百分比的存储单元处于擦除状态中是可以接受的，只要该百分比是已知的即可。

在步骤804中，执行存储单元的试验擦除。在一个实施例中，试验擦除电压的幅度足够低，以确保擦除分布的上部分处于可测量的Vt窗内，以使得可以将特定读取基准电压施加到存储单元来确定多少存储单元具有读取基准电压以上的Vt。注意，Vt分布的一部分可以在最低可测量Vt以下，只要Vt分布的上部分在可测量Vt窗内即可。处理800的后面的步骤将施加读取电压并且确定有多少NAND串具有读取电压以上的Vt的计数。将基于这些计数确定上尾部Vt。

注意，擦除一些存储器件随着时间变得更加困难。因此，试验擦除脉冲的特性(例如，幅度)可以是存储器件利用率(例如，擦除/编程周期)的函数。对于一些器件，擦除存储单元的困难的增大可能是近似为对数的。因此，例如可以以100周期、1K周期、10K周期对试验擦除脉冲作出调整。在一些实施例中，跟踪擦除/编程周期的数目并且基于此调整试验擦除脉冲。跟踪可以是以逐个区块为基础的，但是这不是必须的。注意，由于磨损定级(wear leveling)过程，因此可能在产品的寿命期间的任意给定时间处，针对给定器件中的所有区块使用同一试验擦除脉冲，因为可以假定在每个区块中磨损的水平类似。

图9C图示了对于步骤802的施加编程脉冲的情形(见图9B)在试验擦除之后的擦除阈值分布。上尾部Vt是在Vt分布的上端附近的点。上尾部Vt可以基于忽略某一数目的边远的Vt而定义。例如，大约31个存储单元具有到上尾部Vt的右侧的Vt。上尾部Vt可以基于除了31以外的任何数目定义。如果以NAND串为基础执行计数，则忽略某一数目的NAND串。作为示例，检验NAND串以确定给定的NAND串是否具有至少一个Vt在读取基准电压以上的存储单元。调整读取基准电压直到NAND串中的大约31个具有至少一个Vt在读取基准电压以上的存储单元。因此，大约31个NAND串具有至少一个Vt在上尾部Vt以上的存储单元。注意，在区块中可以有大约75,000个NAND串。也可以基于统计定义上尾部Vt。例如，如果Vt分布由均值和标准差表征，则上尾部Vt可以被定义为在均值以上的标准差的某一实数。

如前所述，不要求步骤802的施加编程脉冲。图10B图示了在不使用步骤802的编程脉冲时在试验擦除之后的示例Vt分布。例如，最低可测量Vt可以是大约0V，而最高可测量Vt可以是大约6V。在该示例中，作为正常编程处理的结果，大约25％的存储单元被编程到四个不同状态的每一个(见图10A)。在试验擦除之后Vt分布的下部分可能是不平坦的，如图10B所示。但是，Vt分布的上部分是相对平滑的。更显著地，可以预测在试验擦除之后Vt分布的上部分将具有的大概形状，这允许基于最小的读取量精确确定上尾部Vt。下面讨论确定上尾部Vt的进一步的细节。

在一个实施例中，通过将P阱升至擦除电压足够的时间段以及将所选择的区块的字线接地同时源线和位线浮置来实现试验擦除。由于容性耦合，因此未选择的字线、位线、选择线和公共源线也被升至擦除电压的很大部分。由此，强电场被施加到所选择的存储单元的隧穿氧化层，并且由于通常通过Fowler-Nordheim隧穿机制将浮栅的电子发射至衬底侧，因此所选择的存储单元的数据被擦除。当电子从浮栅传递至p阱区时，所选择单元的Vt降低。可以对整个存储阵列、单个区块或者其他单位的单元执行擦除。

在步骤806中，以某个感兴趣的比特级确定上尾部Vt。感兴趣的比特级指的是忽略了多少个Vt。例如，因为可以预期在Vt分布中有多个边远的Vt，因此可以忽略某一数目的离群点(outlier)。如前所述，可以针对整个NAND串确定单个Vt。因此，在一种实现中，感兴趣的比特级指的是允许多少个NAND串具有至少一个Vt在上尾部Vt之上的存储单元。上尾部Vt用作后面的计算的基准点。

在一种实现中，感兴趣的比特级基于在擦除验证期间存储器件210“忽略”的NAND串的数目。即，即使某一数目的NAND串具有一个或者更多个Vt大于目标电平的存储单元，擦除验证也通过。作为示例，存储器件210可以允许每个区块中有31个NAND串具有一个或者更多个Vt在目标电平以上的存储单元。通常，器件以NAND串为基础执行擦除验证。即，对区块中的每条字线施加擦除验证电压。给定NAND串中的每个存储单元应当接通以使擦除验证通过。在一个实施例中，如果不多于某一数目的NAND串验证失败则擦除验证通过。虽然可以检查那些验证失败的NAND串中的单个存储单元的Vt来确定是否是多个存储单元引起验证失败，但是这不是必须的。注意，具有某一数目的Vt高于目标电平的存储单元不会引起数据完整性问题，这是因为ECC可以校正这些值。即，如果后面的读取操作发现一些存储单元实际上是处于较高状态，则ECC将校正该问题。但是，可以使用其他技术来确定上尾部Vt。

上尾部上要用作基准点的确切点并不关键。另外，虽然图9C和图10B图示了基准点在电压分布的很上部分(即，上尾部)，但是并不要求基准点在很上端。例如，可以选择更接近均值的基准点。但是，为了讨论，所讨论的基准点将在上尾部上。

下面参照图11A、11B、11C、11D、12A和12B讨论确定上尾部Vt的进一步的细节。

在步骤808中，基于试验擦除电压和上尾部Vt确定第二擦除电压。在一个实施例中，基于下式确定第二擦除电压(VE2)。

VE2＝VE1+(VU1/S)+M 式1

S＝ΔVT/ΔVE 式2

在式1中，VE1是来自步骤804的试验擦除电压，VU1是在步骤806中确定的上尾部Vt。参数“S”是基于存储单元对擦除电压如何响应的。即，S基于对于擦除电压的每个单位的升高期望上尾部Vt偏移多远。式2定义S作为对于擦除电压每1V的升高上尾部Vt的偏移。在一种实现中，基于样本存储器件的测试计算参数S，并且参数S可用于所有类似的存储器件。因此，不需要现场确定S。但是，可以现场确定或修改S。另外，对于具有相同设计的不同存储器件可以使用不同的S值。例如，可以精细调整S以应对不同批次存储器件的半导体工艺变化。甚至可以针对每个存储器件精细调整参数S。例如，当制造存储器件时，可以执行测试来确定该特定存储器件上的存储单元对擦除脉冲的敏感程度。可以基于测试结果将S的值编程到特定存储器件中。

注意，在存储单元对擦除电压的敏感程度方面可能有一些变化。这种变化可能是逐存储器单元的、逐区块的、逐存储裸片的、逐批的等。式1中的参数“M”是裕量数值以确保第二擦除足够强来处理可能的变化。选择M的值以确保对擦除电压较不敏感的那些存储单元被充分擦除。某些存储单元可能会被小程度地过擦除。例如，与平均水平相比对擦除电压更敏感的存储单元可能会被过擦除。但是，一些存储单元被过擦除是能够接受的。

注意，如同参数S的情形，参数M可以以逐器件为基础、以逐批次为基础等精细调整。另外，虽然参数M可以在制造时被编程到存储器件中，但是也可以现场确定M的适当值。另外，可以现场精细调整在制造时被编程到器件中的值。

另外，注意，可以通过计算或者表查找执行第二擦除电压的实际确定。例如，在一种实现中，表的输入是上尾部电压和试验擦除电压。表的输出是第二擦除电压。

在步骤810中，使用在步骤808中确定的擦除电压执行第二擦除。在一个实施例中，通过将P阱提升至擦除电压足够的时间段并且将所选的区块的字线接地同时将源线和位线浮置来实现第二擦除。在一个实施例中，此时完成擦除而没有擦除验证操作。因此，可以用单个擦除脉冲完成第二擦除。验证擦除阈值分布并不是要求。但是，可以可选地执行擦除验证。如果这样，则可以执行图13的处理1300。注意，如果执行擦除验证操作，则可能必须感测负Vt。但是，在不验证最终擦除Vt分布的实现中，不需要执行负Vt感测。

在执行擦除后，可能的是一些存储单元可能处于比所需更深的擦除状态。可以使用是小编程脉冲的软编程将一些擦除的存储单元的Vt略微向上移动。具体地，软编程略微移动最深擦除的存储单元的Vt，以使得擦除阈值分布紧凑。

在可选步骤812中，基于第二擦除电压确定软编程电压。当区块循环时，在擦除存储单元需要的电压和对那些存储单元进行编程需要的电压之间存在相关性。在一些实现中，对于更多的编程/擦除循环，擦除变得更加困难而编程变得更加容易。因此，对擦除区块至足够深的电平所需要的擦除电压的值的知识允许计算可以收紧擦除分布的软编程脉冲的正确值。在一种实现中，基于下式确定软编程电压：

Vsp＝Vref-Ve2*K 式3

在式3中，Ve2是第二擦除电压的幅度。参数Vref是基准电压且K是常数。可以基于对样本器件执行的测试确定Vref和K的适当值。在一个实施例中，通过应用诸如式3的等式确定软编程电压。在一个实施例中，基于第二擦除电压，使用查找表来获得软编程脉冲的值。

注意，如果软编程脉冲太弱，则对收紧擦除分布将没有帮助；而如果软编程脉冲太强，则它可以将存储单元编程为离开擦除状态而进入一个或者更多个编程状态中。但是，具有合适幅度的软编程脉冲将收紧擦除分布。前述内容的一个可能原因是具有较高耦合率的存储单元比具有较低耦合率的单元更容易擦除和更容易编程。在擦除脉冲之后，具有较高耦合率的单元将在擦除分布的下部分结束。具有合适幅度的软编程脉冲将在其余存储单元开始编程之前略微移动这些单元的Vt，从而收紧擦除分布。但是，如果软编程脉冲太强，则所有的存储单元将开始编程，而失去收紧效果。

在可选步骤814中，使用软编程电压来使得擦除阈值分布紧凑。在一些实现中，没有软编程的验证。因为没有验证，所以只施加单个软编程脉冲。然而，可以执行软编程的验证。如果这样，可以执行图14的处理1400。

在一个实施例中，使用单个擦除脉冲擦除具有低周期计数的新区块，而不使用图8的处理800。在擦除变得更困难并且单个脉冲不足以擦除区块之后，使用图8的处理800。

图11A图示了P阱电压相对于时间的图和字线电压相对于时间的图。P阱电压的图图示了施加到P阱以擦除存储单元的两个不同的擦除电压脉冲。另一个图图示了在扫描期间施加到字线以寻找上尾部Vt的电压。简而言之，图图示了施加试验擦除脉冲以及之后执行对上尾部Vt的二进制搜索。该二进制搜索包括向字线施加第一读取电压，之后是基于有多少存储单元不能响应于该读取电压而接通进行计数的位扫描操作。基于该计数，向上或者向下调节读取电压并将其重新施加到字线。在一种实现中，每次读取花费大约20微秒，且每次位扫描花费大约12微秒。基于二进制搜索的结果确定上尾部Vt。基于上尾部Vt确定第二擦除脉冲。然后将第二擦除电压施加到存储单元的P阱。

图11B图示了以区块(或其他单位)为单位执行存储单元的扫描来确定试验擦除之后的上尾部Vt的处理1100的一个实施例。处理1100是用于实现图8的步骤806的一种技术。将参照图11A讨论处理1100。具体地，图11A中的下方的图图示了在对上尾部Vt的二进制搜索期间向字线施加的示例电压。

在步骤1102中，基于其中将执行二进制搜索的窗确定第一读取电压。用于二进制搜索的窗足够宽，以使得预期上尾部Vt在窗内。在一种实现中，窗范围为从0至4V。在一种实现中，窗范围为从0至6V。虽然窗应该在位于可测量Vt窗内的电压处起始，但是并不要求窗在0V起始。例如，如果使用负Vt感测，则可测量Vt窗可以在0V以下起始。在图11B图示的示例中，基于范围从0至4V的窗，第一读取电压为2V。

在步骤1104中，向存储单元的字线施加第一读取电压。第一读取电压可以同时施加到各条字线。因此，第一读取意在读取每个整个NAND串的一个状况，而不是NAND串上每个存储单元的状况。但是，不要求第一读取电压同时施加到各条字线。因此，可以单独读取每个存储单元。

在步骤1106中，位扫描开始对多少个NAND串具有一个或者更多个Vt在读取电压以上的存储单元进行计数。位扫描确定多少个NAND串具有至少一个不能响应于第一读取电压而接通的存储单元。在一个实施例中，一旦达到某一计数就停止位扫描。例如，如果基于允许31个NAND串具有一个或者更多个Vt在某点之上的存储单元定义上尾部Vt，则一旦达到该水平就可停止计数。不要求以NAND串为基础执行计数。在图11B中，标记为“位扫描”的时间段指的是进行计数的时期。

另一种用于执行位扫描的技术是从一个点(例如，中点)开始搜索并依次远离该点。扫描继续直到达到转变为止。基于有多少NAND串不能接通来定义转变。作为示例，转变基于是否有31个或者更少的NAND串不能接通。为了说明，施加以下电压序列。

2.0、2.1、1.9、2.2、1.8、2.3、1.7、2.4、1.6

注意，每个接连的电压是在起始点的相反侧。在以上示例中，当施加1.6V时发生转变。这样，确定上尾部在1.6V和1.7V之间。作为另一个示例，如果在施加2.4V时发生转变，则上尾部将在2.3V和2.4V之间。注意，在该实施例中，基于上尾部很可能位于何处的预期来选择中点。从而，该扫描可以很高效。

在一个实施例中，执行“片上”计数。因此，数据不需要从存储裸片212传递至控制器244来执行计数。通过避免该数据传递，可以很快地执行计数。在一个实施例中，在芯片上执行的计数仅可以达到有限值。例如，片上电路可能能够计数达到32、64或某个其他值。在达到该计数后，计数器溢出。基于其定义上尾部Vt的计数可能位于计数器溢出的点。但是，可以将上尾部Vt定义为较小的数字。

在一个实施例中，以两个阶段执行片上计数。在第一阶段中，检查不同组的NAND串。针对每个NAND串组，基于给定NAND串组中是否有至少一个Vt在当前读取电压以上的存储单元，确定1或0的值。如果NAND串组计数超过限制，则扫描停止。在第二阶段中，检查具有值1的每个组以确定多少个NAND串具有一个或者更多个Vt在当前读取电压以上的存储单元。如果在第二阶段期间计数器溢出，则计数停止。

因此，如果计数溢出(步骤1108)，则位扫描停止(1110)。否则，位扫描继续直到读取所有NAND串为止。

在步骤1112中，确定是否应该施加另一个读取电压。例如，参照图11A，施加5个读取电压。搜索可以使用更多或更少的迭代以实现不同的分辨率。如果发现上尾部Vt不在搜索窗内，则可以扩展搜索窗并且重复处理1100。例如，上尾部Vt在4V以上是可能的。但是，选择步骤的试验擦除电压以将上尾部Vt分布放置在4V范围内，该范围从可测量Vt窗的开始处起始。4V窗应该是足以覆盖任何循环点处的逐区块、逐裸片、逐晶片以及逐批的变化的范围。如果上尾部Vt落在4V窗以外，则可以将窗扩展至例如6V。

如果没有更多读取电压要施加，则在步骤1114中存储上尾部Vt。注意，由于最后两个读取电压“横跨”上尾部Vt，所以存储的值可以是最后两个读取电压中的一个或者其间的任何值。在一个实施例中，横跨上尾部Vt的两个值的平均值被获取并用作上尾部Vt值。如果还没达到期望的分辨率，则控制进行到步骤1116。

在步骤1116中，确定上尾部Vt是在最后的读取电压之上还是之下。在一些实施例中，来自位扫描的计数将是最大值(例如，32)或者小于最大值的某一值。在这些实施例中，小于32的计数表示上尾部Vt小于施加的最后读取电压。因此，减小读取电压(例如，从2V到1V)。在减小读取电压(步骤1118)之后，控制进行到步骤1104以向字线施加新的读取电压。

另一方面，如果超过计数，则增大读取电压(例如，从1V到1.5V)。在增大读取电压(步骤1120)之后，控制进行到步骤1104以向字线施加新的读取电压。

在一个实施例中，执行上尾部Vt的线性搜索。图11C图示了针对施加到P阱以擦除存储单元的两个不同的擦除电压的P阱电压，以及在上尾部Vt的线性扫描期间施加到存储单元的字线电压。简而言之，在执行上尾部Vt的线性搜索之后施加试验擦除脉冲。然后第二擦除电压被施加到存储单元的P阱。线性搜索包括向字线施加第一读取电压，之后是位扫描操作，其中对多少NAND串具有至少一个不能响应于读取电压而接通的存储单元进行计数。在图示的实施例中，在确定计数之前施加下一个读取电压。增大读取电压直到找到上尾部Vt为止。

图11D图示了执行区块中存储单元的扫描以确定试验擦除之后的上尾部Vt的处理1180的一个实施例。该处理是一种用于实现图8的步骤806的技术。将参照图11C讨论图11D。

在步骤1182中，向存储单元的字线施加读取电压。第一读取电压可以同时施加到每条字线。因此，第一读取意在读取每个整个NAND串的一种状况，而不是NAND串上的每个存储单元的状况。但是，不要求第一读取电压同时施加到每条字线。因此，可以单独读取每个存储单元。

在步骤1184中，开始基于第一读取的结果的位扫描。即，开始具有一个或者更多个Vt高于读取电压的存储单元的NAND串的数目的计数。注意，可以在计数继续的同时施加下一个读取电压，这是因为下一个读取电压的幅度不取决于计数。这在图11C中图示出，其中将第一位扫描图示为在第二读取期间发生。在处理1180中，这在步骤1192中示出为将读取电压增大步长并返回到步骤1182。在步骤1186中，位扫描完成。如果NAND串的计数达到某一水平，则位扫描停止。例如，如果发现31个NAND串具有Vt高于读取电压的存储单元，则位扫描停止。

在步骤1188中，对于是否已经以期望的分辨率找到上尾部Vt进行确定。参照图11C，初始读取电压在窗的下端。因此，预期对于前几次读取将达到最大计数。即，预期上尾部Vt在第一读取电压之上。当读取电压大于上尾部Vt时，将不会达到计数，表示上尾部Vt在该读取和前一读取之间。如果要求更大的分辨率，则选择最后两个读取电压之间的某个读取电压，并且控制进行到步骤1182以施加新的读取电压。

否则，在步骤1190中基于最后两个读取电压确定上尾部电压。另外，因为可以在位扫描开始时启动新的读取，所以可以中止最后的读取。

图12A图示了施加到存储单元的擦除脉冲和施加到存储单元来收集数据的读取电压之间的定时关系以确定第二擦除脉冲的适当幅度的一个实施例。首先，试验擦除脉冲施加到要擦除的存储单元的P阱。然后，第一和第二读取电压施加到存储单元的字线。在施加第一读取电压之后，读取的数据发送至控制器244。控制器244确定具有至少一个Vt至少与读取电压同样高的存储单元的NAND串的第一和第二计数。基于这些计数，控制器244确定第二擦除脉冲的幅度。在该实施例中，基于擦除阈值分布的预期统计确定上尾部Vt。在一个实施例中，基于修正Weibull(威布尔)函数确定上尾部Vt，如下所述。注意，在控制器244确定第二擦除脉冲的最终幅度应该是什么之前启动第二擦除脉冲。但是，定时是使得控制器244能够以充分的时间向片上电路(例如，状态机222)提供第二擦除电压，以防止第二擦除脉冲过度斜线上升。

图12B图示了向存储单元施加读取电压以及确定第二擦除电压的处理1200的一个实施例。将参照图12A讨论处理1200。在步骤1202中，向存储单元的字线施加第一读取电压。参照图12A，示例第一读取电压为0V。第一读取电压可以同时施加到每条字线以确定每个NAND串是否具有至少一个Vt在读取电压之上的存储单元。来自读取NAND串的结果存储在第一数据锁存器集中。在一种实现中，第一读取花费大约20微秒。注意，如果需要，则可以读取NAND串上的单个存储单元。

在步骤1204中，第一读取的结果开始流送至控制器244。在一个实施例中，“1”或“0”从存储裸片212流送至控制器244直到每个NAND串。但是，不要求提供每个NAND串的结果。例如，一些存储器件有极大数目的NAND串。在一些实现中，可能有75,000个NAND串，或者甚至更多。控制器244不需要来自所有NAND串的数据以执行第二擦除电压的精确确定。因此，在一个实施例中，输出来自NAND串的子集的数据。

在步骤1206中，将第二读取电压施加到存储单元的字线。注意，可以在将第一读取的结果发送至控制器244的步骤1204完成之前施加第二读取电压。来自第二读取的结果存储在第二数据锁存器集中。参照图12A，与执行读取花费的时间相比，将所有数据流送至控制器244花费的时间长度可能相对较长。

在步骤1208中，在第二读取完成后，开始第二擦除脉冲的斜线上升。不要求在第二读取完成之后立即开始第二擦除脉冲。注意，甚至在将第一读取的结果发送至控制器244完成之前开始第二擦除脉冲。在一种实现中，状态机222使得擦除脉冲开始向缺省电压斜线上升。选择缺省电压以使得它不会太高以致于过擦除存储单元。该擦除脉冲随后在处理1200中被暂停。在一个实施例中，擦除脉冲具有受控上升时间以为确定第二擦除电压提供足够时间。示例上升时间是1V/40微秒。因此，擦除脉冲上升至10V将花费大约400微秒。

在步骤1210中，将来自施加第二读取电压的结果提供给控制器244。如图12A中所示，在来自第一读取的结果被完全发送之前，来自第二读取的结果不发送给控制器244。该顺序是为了方便，并不是要求。作为替代，可以在仍在发送第一结果的同时将来自第二读取的结果发送至控制器244。

在步骤1212中，控制器244基于来自第一和第二读取的数据确定第二擦除电压。控制器244基于试验擦除之后的擦除阈值分布的预期统计特性确定第二擦除电压。在一个实施例中，控制器244执行表查找以确定第二擦除电压。可以基于对存储器件执行的测试来构造该表。在一个实施例中，控制器244使用读取计数来求解描述试验擦除之后的擦除分布的形状的等式(例如，修正Weibull等式)中的一个或者更多个未知数。在识别出修正Weibull中的未知数后，基于修正Weibull等式确定上尾部Vt。

在一种实现中，对存储器件执行测试以确定将表征擦除Vt分布的至少上部分的预期形状的数学模型。注意，数学模型可能无法描述整个分布的形状。在本示例中，因为分布的下部分预期是起伏的，所以数学模型可能无法描述下部分。但是，在预期数学模型是有效的电压处进行第一和第二读取。作为示例，可以预期分布的上部分的形状具有高斯分布。下部分的形状可以不是高斯的。而且，由于分布的起伏，所以下部分可能难以建模。但是，在预期模型不成立的部分不执行测量。

注意，数学模型可以描述擦除分布的整个形状，而不仅仅是上部分。可以用来描述擦除分布的整个形状的一种类型的数学模型是通用极值分布。一种类型的通用极值分布是Weibull函数。修正Weibull函数的累积分布函数(cdf)的等式如下式4A所示。

F (x, k, λ, a, b) = u (ax + b) * [1 - \exp (- {(\frac{ax + b}{λ})}^{k})]

式4A

在以上修正Weibull等式中，u是单位阶跃函数，以使得对于x≥0，u(x)＝1，而对于x＜0，u(x)＝0。因此，对于ax+b＜0，修正Weibull cdf为0。在一个实施例中，变量x是字线电压。变量x还可以代表从字线测量的单元的阈值电压VT。在式4A中，k是形状参数(对于k＞0)，并且λ是比例参数(对于λ＞0)。变量“a”也是比例参数，并且“b”是沿着x轴偏移分布的偏移参数。

可以通过工程表征来确定k和λ的适当的值。为了简化确定，不失一般性，λ的值可以设置为1。在这种情况下，λ不影响修正Weibull cdf的比例。但是，λ可以被赋予1以外的值。将参数“a”和“b”引入Weibull分布使得λ冗余，这是因为λ的任何改变等价于a和b的改变。例如，a＝5、b＝10和λ＝1导致与a＝2、b＝20和λ＝2完全相同的分布。λ的任何改变可以变成a和b的一对改变。因此，不失一般性，式4A可以重写为：

F(x，k，a，b)＝[1-exp(-(ax+b)^k)]，其中ax+b≥0 式4B

读取电压为x₁和x₂的两个读取操作将产生归一化计数F₁＝F(x＝x₁)和F₂＝F(x＝x₂)，它们是通过将分别在字线电压x₁和x₂处检测为接通的单元的数目除以正在擦除的区块的所选字线上的单元的总数目而获得的。然后，可以通过使用下述过程找到a和b：

F₁(x₁)＝[1-exp((-(ax₁+b)^k)]

F₂(x₂)＝[1-exp((-(ax₂+b)^k)]

重排上式的项：

exp((-(ax₁+b)^k)＝[1-F₁(x₁)]

exp((-(ax₂+b)^k)＝[1-F₂(x₂)]

对两边取自然对数：

((-(ax₁+b)^k)＝ln[1-F₁(x₁)]

((-(ax₂+b)^k)＝ln[1-F₂(x₂)]

或者：

(ax₁+b)^k＝-ln[1-F₁(x₁)] (ax₂+b)^k＝-ln[1-F₂(x₂)]

再次对两边取自然对数：

k·ln(ax₁+b)＝-ln[1-F₁(x₁)]

k·ln(ax₂+b)＝-ln[1-F₂(x₂)]

将两边除以k并取两边的指数：

({ax}_{1} + b) = \ln [\frac{- \ln (1 - F_{1} (x_{1}))}{k}] = c_{1}

({ax}_{2} + b) = \ln [\frac{- \ln (1 - F_{2} (x_{2}))}{k}] = c_{2}

由于F₁＝F(x＝x₁)，F₂＝F(x＝x₂)，并且k已知，所以使用以上表达式可以容易地获得c₁和c₂，然后使用下面两式获得“a”和“b”：

a = \frac{c_{1} - c_{2}}{x_{1} - x_{2}}

和

b = c_{2} - \frac{c_{1} - c_{2}}{x_{1} - x_{2}} x_{2}

注意，以上假定k为固定值，这简化了计算。k的值不一定是常数；但是，基于工程分析可以为k确定用于给定技术的适当常数。k的值可以是存储器件技术的特性。例如，k可以是诸如物理尺寸和其他物理性质的存储单元性质的函数。因此，在具有相同存储阵列设计而制造的存储器件中，k的值不一定显著变化。k的示例值为4.6，但是，k可以具有其他值。给定存储阵列设计的k的适当值可以以实验方式确定。例如，在擦除存储单元之后收集阈值电压分布数据。然后，使用式4B作为拟合函数，同时求解a、b和k的值以最优化所收集的数据和式4B之间的拟合。可以基于使用不同的擦除电压的数据集执行拟合。另外，可以针对不同的字线、以及已经经历了不同次数的编程/擦除循环的存储单元收集不同的数据。因此，结果产生k的多个值。然后，基于结果，为k选择常数。在为k选择常数之后，在将式4B拟合至收集的数据时，可以通过保持k为常数而仅优化a和b来验证其适当性。如果要求，可以为k选择其他常数值，并且再一次使用式4B仅优化a和b。导致拟合函数(式4B)和实际数据之间的最小均方根(RMS)误差的k的值可以用于现场。

以上拟合处理还将产生针对每个收集数据集的“a”和“b”的值。但是，“a”和“b”的这些值不用于现场。相反，“a”和“b”的值可以基于来自如上所述的第一和第二读取的数据而现场确定。例如，在初始擦除脉冲之后，以两个不同的读取电压执行两次读取。作为示例，以施加到属于正在擦除的区块的数据页上的单元的字线的x₁＝0V和x₂＝1v来执行读取。对于每次读取，确定响应于读取而接通的存储单元的数目的计数。一旦通过将每个测量到的计数除以正在读取的单元的数目来对这些计数进行归一化，这些计数变为F₁＝F(x＝x₁)，F₂＝F(x＝x₂)，并且用于基于以上公式确定“a”和“b”。在一个实施例中，该计算是实时进行的。但是，可以使用表驱动的方式。

一旦确定“a”和“b”的值，则可以直接从修正Weibull函数(使用适当的k的值)确定上尾部Vt。即，将上尾部Vt定义为在Weibull cdf的上端的某一位置处。如上所述，可以基于上尾部Vt和试验擦除脉冲的幅度确定第二擦除脉冲的适当幅度。

注意，在修正Weibull函数中精确求解未知数(a和b)的能力将受到在擦除分布上的何处进行两次采样读取的影响。在一个实施例中，以预期对于第一读取和第二读取分别导致大约30％和60％的存储单元接通的读取电压执行第一和第二读取。但是，可以将不同的百分比作为目标。如果两次读取之一或两者具有表示与这些目标相当不同的值，则可以执行一次或更多次另外的读取。例如，如果第一和第二读取是在0V和1V处，但是两者均导致小百分比的存储单元接通，则可以以更高的读取电压执行一次或者更多次另外的读取。

如果读取不在擦除分布的适当位置处发生，则另一个选择是执行比试验擦除更强的擦除脉冲，以将擦除分布推至较低电压分布，然后以同样(或不同)的电压重复读取。返回参照图12A所图示的实施例，因为第二擦除脉冲在控制器接收到来自第一读取和第二读取的所有数据之前开始，所以第二擦除电压(即停止擦除脉冲的电压)的控制器计算被设计为偏移擦除分布，以使得可以收集更好的数据用于根据修正Weibull函数确定上尾部Vt。然后，控制器使得对新的擦除分布执行另外的读取。也可以使用除了修正Weibull函数以外的其他类型的通用极值分布。

在一个实施例中，所建立的模型具有两个未知数。基于来自第一读取和第二读取的数据的值(M1、M2)用于确定两个未知数。作为示例，两个未知数可以是均值和标准差。具有以下通用形式的式5和6可以用于基于M1和M2确定未知数。

均值＝F(M1，M2) 式5

标准差＝G(M1，M2) 式6

因此，基于从第一和第二读取得到的信息，可以确定两个未知数。根据均值和标准差可以确定上尾部Vt。

注意，不要求控制器244确定两个未知数，如在采用修正Weibull等式的示例中那样。例如，可以预期可以预测标准差而不执行任何读取。该预测将基于对存储器件执行的测试以及标准差从一次试验擦除到下一次试验擦除不会有显著差别的假定。还应该注意，如果这一假设是对于诸如标准差的未知数所作出的，则可能可以基于单次读取确定上尾部Vt。因此，执行两次读取不是要求。

注意，表示太少NAND串具有至少一个Vt在第二读取电压以上的存储单元的第二读取可以表示第二读取是在上尾部Vt以上进行的。在一个实施例中，如果第二读取看起来已经在上尾部Vt以上进行，则忽略第二读取。可以以较低的电压进行新的读取，或者控制器244可以基于单次读取确定第二擦除电压。

可能确定未知数的等式相当复杂。因此，在一个实施例中，不是让控制器244求解未知数，而是控制器244执行表查找。通过对M1和M2的不同组合执行以上计算来构造表。在一种实现中，构造表而不用推导等式来求解未知数。例如，表可以基于经验收集的数据来构造。

在确定上尾部Vt之后，控制器244确定第二擦除电压的适当幅度。以上的式1和2描述了一种控制器确定第二擦除电压的技术。在步骤1214中，控制器244将第二擦除电压的最终幅度提供给状态机222。在一个实施例中，控制器244提供要输入到控制擦除脉冲的幅度的DAC的值。在步骤1216中，状态机222使得擦除脉冲在第二擦除的幅度处停止。在一种实现中，状态机222发送命令至存储阵列以修改擦除脉冲。在一个实施例中，控制器244与存储裸片212在同一芯片上。因此，读取数据到控制器244的通信是在片上的。

图13是描述用于验证已经擦除了存储单元的处理1300的流程图。在一个实施例中，图13的处理1300用在处理800的步骤810和812之间。在步骤1302中，将擦除验证条件集应用到存储单元。在一种实现中，采用源跟随器感测。步骤1302包括将位线放电至地电压，这可以通过接通漏侧选择栅(SGD)实现。然后，向公共源线施加高于0V的电压(例如，2.2V)，并向字线施加某一电压(例如，0V)。电荷在给定NAND串的位线上累积，直到体效应关断NAND串中的至少一个存储单元为止。

在步骤1304中，感测每一个NAND串来确定NAND串上的所有存储单元是否被充分擦除。在等待预定时间段以在位线上累积电荷之后，执行步骤1304。在一种实现中，将给定位线上的电压与基准值比较以确定对应NAND串上的任何存储单元是否具有目标值以上的Vt。目标值可以是负值。在一些实现中，擦除存储单元至-3V那么大。

在一个实施例中，如果检测到NAND串上的每个存储单元的Vt已经达到目标电平，则对应数据锁存器中存储的数据改变为逻辑“1”。如果检测到NAND串具有至少一个Vt还未达到合适的目标电平的存储单元，则存储在对应数据锁存器中的数据不改变。

在步骤1306中，对于是否足够的NAND串通过了擦除验证进行确定。在一种实现中，允许某一数目的NAND串不通过擦除验证。例如，假定少于32个NAND串没有通过擦除验证，则整体擦除验证通过。如果擦除通过，则控制进行到步骤812。

如果在步骤1306处确定擦除验证未通过，则在步骤1310中增大擦除电压。可以将擦除电压增大任何要求的量，诸如0.2V、0.5V、1.0V等。在步骤1312中施加新的擦除电压。然后，再次执行步骤1302。注意，可以在没有源跟随器技术的情况下执行擦除验证。

图14是描述用于验证存储单元的软编程的处理1400的流程图。在一个实施例中，图14的处理1400在处理800的步骤814之后使用。在步骤1402中，向存储单元应用软编程验证条件集。在一种实现中，采用源跟随感测。

在步骤1404中，感测每个NAND串以确定多少个NAND串具有边界电流以下的传导电流。具有低传导电流表明NAND串已被过度软编程。如前所述，软编程意在将具有最低Vt的存储单元的Vt向上略微移动，而不引起存储单元被编程至某一电平以上的Vt。该电平可以是擦除目标电平。但是，该电平可以是0V，在这种情况下，不需要源跟随器技术来验证负Vt。因此，一种验证是否应该停止软编程的技术是测试多少NAND串具有至少一个Vt在某一电平以上的存储单元。可以采用其他技术来确定何时停止软编程。在等待预定时间段以使电荷在位线上累积之后执行步骤1404。在一种实现中，将位线上的电压与基准值比较以确定NAND串中的任何一个是否已经被过度编程。

在步骤1406中，基于步骤1404的结果确定是否停止软编程。例如，对多少NAND串具有边界电流以下的传导电流进行确定。如果太多NAND串具有低传导电流，则应该停止软编程。如果应该停止软编程，则处理1400结束。

如果在步骤1406中确定要求进一步的软编程，则在步骤1410中增大软编程电压。软编程电压可以增大任意要求的量，诸如0.1V、0.2V等。在步骤1412中施加新的软编程电压。然后，再次执行步骤1402。

软编程处理1400被描述为对区块中的每个NAND串进行编程直到处理完成为止。但是，不要求每个NAND串在整个处理中继续接收编程。在一个实施例中，每当给定的NAND串已经被充分编程时，它被锁定以禁止进一步编程。

以上示例针对NAND型闪存而提供。但是，本发明的原理可以应用于其他类型的非易失性存储器，包括当前存在的那些和预期要使用正在开发的新技术的那些。

本发明的以上详细描述为了示例和描述的目的而给出。并不意在是穷举的或者将本发明限制于所公开的确切形式。根据以上教导可以进行很多修改和变型。选择所描述的实施例以便最好地说明本发明的原理及其实际应用，由此使得本领域的技术人员能够最好地将本发明用于各个实施例和采用适于预期的特定用途的各种修改。意在本发明的范围由所附权利要求限定。

Claims

1.一种用于操作非易失性存储器件的方法，所述方法包括：

使用第一擦除电压执行一组非易失性存储元件的第一擦除(804)，所述非易失性存储元件具有作为所述第一擦除的结果的阈值电压分布；

确定所述阈值电压分布内的基准电压(806)；

基于所述第一擦除电压和所述基准电压确定第二擦除电压(808)；以及

使用所述第二擦除电压执行所述一组非易失性存储元件的第二擦除(810)。

2.根据权利要求1所述的方法，还包括：

对所述一组非易失性存储元件进行编程，以使得基本上所有的所述非易失性存储元件至少具有某一阈值电压，所述编程在执行所述第一擦除之前执行。

3.根据权利要求1或权利要求2所述的方法，其中所述一组非易失性存储元件包括多个NAND串，其中允许某一数目的所述NAND串具有至少一个阈值电压大于所述基准电压的非易失性存储元件，并且其中确定上尾部上的电压包括：

确定第一电压，在所述第一电压处大概所述某一数目的所述NAND串具有至少一个阈值电压大于所述第一电压的存储单元。

4.根据权利要求1至3中任意一项所述的方法，其中所述确定基准电压包括：

向所述非易失性存储元件的控制栅施加第一电压；

确定第一计数，所述第一计数基于有多少非易失性存储元件不能响应于所述施加所述第一电压而接通；

向所述非易失性存储元件的控制栅施加第二电压；

确定第二计数，所述第二计数基于有多少非易失性存储元件不能响应于所述施加所述第二电压而接通；以及

基于所述第一计数和所述第二计数确定所述阈值电压分布的上尾部上的电压。

5.根据权利要求4所述的方法，其中所述确定所述基准电压基于在所述第一擦除之后的所述阈值电压分布的预期统计特性。

6.根据权利要求1至5中任意一项所述的方法，还包括：

基于所述第二擦除电压确定软编程电压；以及

在执行所述第二擦除之后向所述一组非易失性存储元件施加所述软编程电压。

7.根据权利要求1至6中任意一项所述的方法，其中所述使用所述第二擦除电压执行所述一组非易失性存储元件的第二擦除包括：

在确定所述第二擦除电压之前开始朝着所述第二擦除电压斜线上升。

8.根据权利要求1至7中任意一项所述的方法，其中所述第一擦除电压足够低，以使得在所述第一擦除之后所述阈值电压分布的至少一部分在可测量阈值电压窗内。

9.根据权利要求1至8中任意一项所述的方法，其中所述确定第二擦除电压还基于对于所述第一擦除电压幅度的每单位增加预期所述基准电压偏移多远。

10.一种非易失性存储器件，包括：

一组非易失性存储元件(区块i)；以及

与所述一组非易失性存储元件通信的管理电路(220，244)，所述管理电路使用第一擦除电压执行所述一组非易失性存储元件的第一擦除，所述非易失性存储元件具有作为所述第一擦除的结果的阈值电压分布，所述管理电路确定所述阈值电压分布上的基准电压，所述管理电路基于所述第一擦除电压和所述基准电压确定第二擦除电压，所述管理电路使用所述第二擦除电压执行所述一组非易失性存储元件的第二擦除。

11.根据权利要求10所述的非易失性存储器件，其中所述管理电路对所述一组非易失性存储元件编程，以使得基本上所有的所述非易失性存储元件至少具有某一阈值电压，所述管理电路在执行所述第一擦除之前对所述组编程。

12.根据权利要求10或11所述的非易失性存储器件，其中所述一组非易失性存储元件包括多个NAND串，允许某一数目的所述NAND串具有至少一个阈值电压大于所述基准电压的非易失性存储元件，并且其中所述管理电路确定第一电压，在所述第一电压处大概所述某一数目的所述NAND串具有至少一个阈值电压大于所述第一电压的存储单元。

13.根据权利要求10至12中任意一项所述的非易失性存储器件，其中：所述管理电路向所述非易失性存储元件的控制栅施加第一电压；所述管理电路确定第一计数，所述第一计数基于有多少非易失性存储元件不能响应于所述施加所述第一电压而接通；所述管理电路向所述非易失性存储元件的控制栅施加第二电压；所述管理电路确定第二计数，所述第二计数基于有多少非易失性存储元件不能响应于所述施加所述第二电压而接通；所述管理电路基于所述第一计数和所述第二计数确定所述阈值电压分布上的所述基准电压。

14.根据权利要求13所述的非易失性存储器件，其中所述管理电路基于在所述第一擦除之后的所述阈值电压分布的预期统计特性确定所述基准电压。

15.根据权利要求10至14中任意一项所述的非易失性存储器件，其中：所述管理电路基于所述第二擦除电压确定软编程电压；在所述管理电路执行所述第二擦除之后，所述管理电路向所述一组非易失性存储元件施加所述软编程电压。

16.一种用于操作非易失性存储器件的方法，所述方法包括：

用于使用第一擦除电压执行一组非易失性存储元件的第一擦除的装置，所述非易失性存储元件具有作为所述第一擦除的结果的阈值电压分布；

用于确定所述阈值电压分布内的基准电压的装置；

用于基于所述第一擦除电压和所述基准电压确定第二擦除电压的装置；以及

用于使用所述第二擦除电压执行所述一组非易失性存储元件的第二擦除的装置。