CN102376709A - 半导体器件 - Google Patents

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Abstract

在一种半导体器件中，IGBT单元(10)包括穿过半导体衬底(32)的基底层(31)到达半导体衬底(32)的漂移层(30)的沟槽(35)，沟槽(35)内表面上的栅极绝缘膜(36)，栅极绝缘膜(36)上的栅极电极(37a)，基底层(31)表面部分中的第一导电类型的发射极区(38)，以及基底层(31)表面部分中第二导电类型的第一接触区(39)。IGBT单元还包括设置于基底层(31)之内的第一导电类型的浮置层(40)，以将基底层(31)分成包括发射极区(38)和第一接触区(39)的第一部分以及与漂移层(30)相邻的第二部分，以及被设置成覆盖栅极电极(37a)的末端的层间绝缘膜(41)。二极管单元(20)包括基底层(31)的表面部分中的第二导电类型的第二接触区(42)。

Description

半导体器件
技术领域
本发明涉及一种绝缘栅极半导体器件。
背景技术
例如，在与US2007/0170549对应的JP2007-214541A中提出过一种半导体器件，其在同一半导体衬底中具有绝缘栅极双极晶体管(IGBT)单元和续流二极管(FWD)单元。
在该半导体器件中，例如，在N型半导体衬底的表面部分中形成P型层，并在P型层的表面部分中形成N型发射极区。此外，形成第一沟槽以到达N型半导体衬底，同时通过穿过N型发射极区和P型层。栅极电极通过绝缘膜嵌入每个第一沟槽中。
此外，在相邻第一沟槽之间形成比N型发射极区更深的P+型区域，用于接触。形成第二沟槽以到达P型层，同时穿过P+型区域。在N型半导体衬底上方通过覆盖栅极电极的层间绝缘膜形成发射极电极。发射极电极嵌入第二沟槽中。亦即，第一沟槽被配置成形成沟槽栅极结构，第二沟槽被配置成形成发射极接触。
在N型半导体衬底的后表面上形成P+型集电极区和N+型阴极区。此外，在P+型集电极区和N+型阴极区上共同形成集电极电极。在这样的结构中，包括P+型集电极区的区段用作IGBT元件，包括N+型阴极区的区段用作二极管元件。
在二极管元件区段中，亦即，在二极管单元中，第二沟槽中嵌入的发射极电极用作二极管单元的阳极电极。阳极电极连接到的P型层的内部杂质浓度低于P+型区域的杂质浓度。在操作二极管单元时，限制了从IGBT单元向二极管单元中过度注入空穴。结果，改善了二极管单元的恢复特性。
不过，在该半导体器件中，由于第二沟槽穿过P+型区域并到达相邻第一沟槽之间的P型层。因此，必须要形成比N型发射极区更深的P+型区域，使得P+型区域能够接触第二沟槽中形成的发射极电极。此外，由于P+型区域位于第一沟槽和第二沟槽之间，用于减小对IGBT的阈值电压Vt影响的P+型区域净空非常小。
在具有P型半导体衬底的半导体器件中也有这样的缺点。
此外，在JP2007-214541的半导体器件中，接触二极管单元中的发射极电极的P+型区域具有杂质浓度，以确定IGBT单元的沟道区的阈值电压Vt。杂质浓度过高，与二极管元件阳极的杂质浓度那样。
因此，JP2007-214541A还提出形成杂质浓度比IGBT单元的P型区域低的P型阳极区，而不在二极管单元中形成第一沟槽和第二沟槽。在特殊工艺中利用独立掩模形成P型阳极区。在这样的结构中，限制了空穴注入到半导体衬底，因此可以实现期望的二极管特性。
不过，在二极管单元中具有特殊P型阳极区的结构中，从IGBT单元注入二极管单元的空穴相对增加。结果，正向电压Vf将会偏移，反向恢复电容将会减小。此外，二极管单元的截面结构与IGBT单元的不同。因此，电场可能集中在与位于IGBT单元末端的沟槽底部相邻处，导致耐压降低。
发明内容
鉴于上述问题创造了本发明，本发明的目的是提供一种能够限制从IGBT单元向二极管单元过度注入空穴的半导体器件。本发明的另一目的是提供一种在用于沟槽栅极结构的沟槽之间没有用于发射极接触的沟槽的半导体器件，能够在操作二极管时限制从IGBT单元向二极管单元过度注入空穴。本发明的另一目的是提供一种能够减少从IGBT元件区向二极管元件区注入空穴，同时确保耐压的半导体器件。
在根据一方面的半导体器件中，半导体衬底包括第一导电类型的漂移层和设置于漂移层上的第二导电类型的基底层，其中漂移层与基底层相对的表面界定半导体衬底的第一表面，基底层与漂移层相对的表面界定半导体衬底的第二表面。与所述半导体衬底的所述第二表面相邻设置第二导电类型的集电极层。在与所述集电极层相同水平面上，与所述半导体衬底的所述第二表面相邻设置第一导电类型的阴极层。在集电极层和阴极层上设置集电极电极。在该半导体器件中，所述半导体衬底的相对于沿所述第一表面的方向包括所述集电极层的区段构成IGBT单元，作为IGBT元件工作，所述半导体衬底的相对于沿所述第一表面的方向包括所述阴极层的区段构成二极管单元，作为二极管元件工作。IGBT单元包括沟槽、栅极绝缘膜、栅极电极、第一导电类型的发射极区、第二导电类型的第一接触区、第一导电类型的浮置层和层间绝缘膜。沟槽穿透基底层，到达漂移层。栅极绝缘膜设置于沟槽的内表面上。栅极电极设置于沟槽之内的栅极绝缘膜上。第一导电类型的发射极区设置于基底层的表面部分中并接触基底层之内的沟槽侧表面。第二导电类型的第一接触区设置于基底层的表面部分中。第一导电类型的浮置层设置于基底层之内，相对于沟槽深度比发射极区和第一接触区更深的位置。浮置层将基底层分成包括发射极区和第一接触区的第一部分以及与漂移层相邻的第二部分。设置层间绝缘膜以覆盖栅极电极的末端。二极管单元包括设置于基底层的表面部分中的第二导电类型的第二接触区。所述IGBT单元和所述二极管单元还包括电连接到所述发射极区、所述第一接触区和所述第二接触区的发射极电极。
在这样的结构中，设置于IGBT单元的基底层中的浮置层用作势壁(potential wall)。在操作IGBT时，减少了从漂移层流到基底层的空穴。因此，不太可能向发射极电极释放空穴。据此，漂移层中的空穴和电子浓度增加，因此增强了电导率调制。结果，漂移层的电阻减小，于是IGBT单元的稳定损耗减少。
而且，在操作二极管单元时，浮置层限制空穴从IGBT单元的第一接触区通过漂移层向二极管单元流动。因此，限制了从IGBT单元向二极管单元过度注入空穴。因此，限制了由于IGBT单元的栅极干扰导致二极管单元正向电压的变化。
通过这种方式，即使在沟槽栅极结构的沟槽之间没有用于发射极接触的沟槽的结构中，在操作二极管单元时也限制了从IGBT单元向二极管单元过度注入空穴。
在根据另一方面的半导体器件中，半导体衬底界定第一表面和第二表面，并包括第一导电类型的漂移层。与所述半导体衬底的所述第二表面相邻设置第二导电类型的集电极层。在与所述集电极层相同水平面上，与所述半导体衬底的所述第二表面相邻设置第一导电类型的阴极层。在集电极层和阴极层上设置集电极电极。在该半导体器件中，所述半导体衬底的相对于沿所述第一表面的方向包括所述集电极层的区段构成IGBT单元，作为IGBT元件工作，所述半导体衬底的相对于沿所述第一表面的方向包括所述阴极层的区段构成二极管单元，作为二极管元件工作。所述IGBT单元包括第二导电类型的沟道层、沟槽、栅极绝缘膜、栅极电极、第一导电类型的发射极区、第二导电类型的第一接触区、第一导电类型的浮置层和层间绝缘膜。第二导电类型的沟道层设置于漂移层上。沟槽穿过沟道层，到达漂移层。栅极绝缘膜设置于沟槽的内表面上。栅极电极设置于沟槽之内的栅极绝缘膜上。第一导电类型的发射极区设置于沟道层的表面部分中并接触沟道层之内的沟槽侧表面。第二导电类型的第一接触区设置于沟道层的表面部分中。第一导电类型的浮置层设置于沟道层之内，相对于沟槽深度比发射极区和第一接触区更深的位置。浮置层将浮置层分成包括发射极区和第一接触区的第一部分以及与漂移层相邻的第二部分。设置层间绝缘膜以覆盖栅极电极的末端。二极管单元包括第二导电类型的RESURF区和第二导电类型的第二接触区。第二导电类型的RESURF区的面密度(area density)低于沟道层，且至少在与IGBT单元和二极管单元之间的边界相邻的位置深度大于沟槽的深度。RESURF区用作阳极。第二导电类型的第二接触区设置于RESURF区的表面部分中。
在这样的结构中，由于二极管单元具有比沟槽深的RESURF区，所以在与IGBT单元和二极管单元之间的边界相邻的位置，可以将沟道层附近的漂移层中形成的耗尽层以及RESURF区附近的漂移层中形成的耗尽层彼此平滑连接。据此，在与边界相邻的位置处的场强变得平滑。因此，减小了场集中，确保了耐压。
此外，由于设置于IGBT单元的沟道层中的浮置层用作势壁，所以在操作IGBT单元时限制了空穴从漂移层向沟道层流动。因此，不太可能向发射极电极释放空穴。由于空穴浓度和电子浓度增大，所以增强了电导率调制。因此，漂移层的电阻减小，IGBT单元的稳定损耗减少。
在操作二极管单元时，浮置层阻挡空穴从IGBT单元的第一接触区向二极管单元流动。因此，限制了从IGBT单元向二极管单元过度注入空穴。因此，限制了由于IGBT单元的栅极干扰导致的二极管单元的正向电压变化。
附图说明
从参考附图做出的以下详细描述，将更加明了本发明的其他目的、特征和优点，附图中由相似附图标记表示相似部分，其中：
图1是根据本发明第一实施例的半导体器件截面图；
图2是根据第一实施例的半导体器件的截面图，用于例示IGBT工作区和二极管工作区；
图3是根据本发明第二实施例的半导体器件截面图；
图4是图3所示半导体器件一部分的平面图；
图5是沿图4中线Va-Vb-Vc截取的截面图；
图6是根据本发明第三实施例的半导体器件一部分的平面图；
图7是根据本发明第四实施例的半导体器件一部分的平面图；
图8是根据本发明第五实施例的半导体器件截面图；
图9是根据本发明第六实施例的半导体器件截面图；
图10是根据本发明第七实施例的半导体器件截面图；
图11是根据本发明第八实施例的半导体器件截面图；
图12是根据本发明第九实施例的半导体器件截面图；
图13是根据本发明第十实施例的半导体器件截面图；
图14是根据本发明第十一实施例的半导体器件截面图；
图15是根据本发明第十二实施例的半导体器件截面图；
图16是根据本发明第十三实施例的半导体器件截面图；
图17是根据本发明第十四实施例的半导体器件截面图；
图18A是根据本发明第十五实施例用于制造半导体器件的掩模的平面图；
图18B是根据第十五实施例的半导体器件的截面图；
图19A是沿图18B中的线XIXA-XIXA截取的半导体器件轮廓；
图19B是沿图18B中的线XIXB-XIXB截取的半导体器件轮廓；
图20是根据本发明第十六实施例用于制造半导体器件的掩模的平面图；
图21是根据本发明第十七实施例用于制造半导体器件的掩模的平面图；
图22是根据本发明第十八实施例用于制造半导体器件的掩模的平面图；
图23是根据本发明第十九实施例的半导体器件截面图；
图24A是根据第十九实施例用于形成半导体器件RESURF区域的掩模的平面图；
图24B是沿图24A的线XXIVB-XXIVB截取的掩模截面图；
图24C是使用图24A所示掩模制造的半导体器件的截面图；以及
图25是根据本发明第二十实施例的半导体器件截面图。
发明内容
在下文中，将参考附图描述本发明的示范性实施例。在所有实施例中用相似的附图标记表示相似的部分。
在实施例中，例如，N型、N+型和N-型对应于第一导电类型，P型、P+型和P-型对应于第二导电类型。
(第一实施例)
在下文中将参考图1和2描述本发明的第一实施例。根据本实施例的绝缘栅极半导体器件被用作例如电源电路的功率开关器件，所述电源电路例如是逆变器和DC/DC变换器。
图1是根据本实施例的半导体器件一部分的截面图。参考图1，半导体器件是具有IGBT单元10以及与IGBT单元10相邻的二极管单元20的反向导电-绝缘栅极双极晶体管(RC-IGBT)。IGBT单元10形成其中形成多个IGBT元件的区段，二极管单元20形成其中形成二极管元件的区段。尽管未示出，但多个IGBT单元10和二极管单元20是交替设置的。
IGBT单元10和二极管单元20共同具有半导体衬底32。半导体衬底32具有N型漂移层30以及形成于漂移层30上的P型基底层31。在本实施例中，基底层31的表面对应于半导体衬底32的第一表面33，漂移层30与基底层31相对的表面对应于半导体衬底32的第二表面34。
在IGBT单元10和二极管单元20的每个中，形成多个沟槽35以穿过基底层31，到达漂移层30。沟槽35的每个在沿着半导体衬底32的第一表面33的方向，例如表面33的纵向延伸。在这里，纵向对应于垂直于IGBT单元10和二极管单元20排列方向的方向。亦即，纵向对应于垂直于图1纸面的方向。例如，沟槽35以等间距彼此平行地设置。
在每个沟槽35的内表面上形成栅极绝缘膜36。栅极绝缘膜36覆盖沟槽35的内表面。栅极电极37a是多晶硅等，嵌入IGBT单元10的沟槽35之内的栅极绝缘膜36上。通过栅极绝缘膜36嵌入沟槽35中的栅极电极37a构成沟槽栅极结构。
另一方面，沟槽电极37b嵌入二极管单元20的沟槽35之内的栅极绝缘膜36上。沟槽电极37b由多晶硅等制成。栅极电极37a和沟槽电极37b在沟槽35的纵向上延伸。
在IGBT单元10中，基底层31提供沟道区。因此，也可以将IGBT单元10的基底层31称为沟道层。在基底层31的表面部分中形成N+型发射极区38。而且，在基底层31的表面部分中形成P+型第一接触区39。每个第一接触区39设置于相邻发射极区38之间。
N+型发射极区38的杂质浓度高于N-型漂移层30的杂质浓度。发射极区38终止于基底层31之内。此外，发射极区38与基底层31之内的第一沟槽35a的侧表面接触。P+型第一接触区39的杂质浓度高于P+型基底层31的杂质浓度。类似于发射极区38，第一接触区39终止于基底层31之内。
例如，发射极区38在沟槽35的纵向上呈条形延伸。发射极区38沿着沟槽35的侧表面设置，相对于沟槽35的纵向，终止于不超过沟槽35末端处。亦即，发射极区38的末端相对于沟槽35的纵向位于沟槽35的末端之内。
第一接触区39在沟槽35的纵向上呈条形延伸。第一接触区39设置于相邻两个发射极区38之间并沿发射极区38设置。
在IGBT单元10中，基底层31形成有N型浮置层40。相对于基底层31的第一表面33，浮置层40设置于比发射极区38和第一接触区39更深的位置，并布置成分隔基底层31。具体而言，设置浮置层40以将基底层31分隔成第一部分(例如，图1中的上方区域)和第二部分(例如图1中的下方区域)，在第一部分中形成发射极区38和第一接触区39，第二部分接触漂移层30。在本实施例中，仅在IGBT单元10的基底层31中，不在二极管单元20的基底层31中形成浮置层40。
此外，在基底层31上形成层间绝缘膜41，例如磷酸硅酸盐玻璃(PSG)膜。层间绝缘膜41覆盖栅极电极37a的末端(例如，图1中栅极电极37a的上端)。发射极区38部分从层间绝缘膜41暴露。而且，第一接触区39从层间绝缘膜41暴露。栅极电极37a连接到为栅极提供的焊盘(未示出)。
在二极管单元20中，在基底层31的表面部分中形成P+型第二接触区42。第二接触区42的杂质浓度与IGBT单元10的第一接触区39的杂质浓度不同。亦即，第二接触区42具有对二极管特性而言最优的杂质浓度。在本实施例中，二极管单元20没有设置于IGBT单元10中基底层31上的层间绝缘膜41。
在IGBT单元10和二极管单元20二者中沿着基底层31形成发射极电极43。在IGBT单元10中，发射极电极43位于发射极区38从层间绝缘膜41和第一接触区39暴露的暴露部分上，以与发射极区38和第一接触区39电连接。在二极管单元20中，发射极电极43位于基底层31和第二接触区42上，以与基底层31和第二接触区42电连接。
此外，在二极管单元20中，发射极电极43也位于从沟槽35和沟槽电极37b暴露的栅极绝缘膜36上。因此，沟槽电极37b电连接到发射极电极43，以提供发射极-接地类型。
沿着半导体衬底32的第二表面34形成N型场停止层44。在IGBT单元10中，在场停止层44上形成P型集电极45。在二极管单元20中，在场停止层44上形成N型阴极层46。在同一平面上形成集电极层45和阴极层46。此外，在集电极层45和阴极层46上形成集电极电极47。
在这样的结构中，沟槽35之一位于集电极层45和阴极层46之间的边界线上。位于边界线上的沟槽35在下文中称为边界沟槽35。IGBT单元10的区段和二极管单元20的区段在边界沟槽35处彼此被分开。亦即，边界沟槽35界定IGBT单元10的区域和二极管单元20的区域之间的边界。在本实施例中，栅极电极37a嵌入边界沟槽35中。
层间绝缘膜41将嵌入边界沟槽35中的栅极电极37a与发射极电极43电绝缘。因此，嵌入边界沟槽35中的栅极电极37a用作IGBT元件的一部分。
接下来，将描述上述绝缘栅极半导体器件的制造方法。首先，制备用于漂移层30的N型硅晶圆。例如，通过热扩散技术，在硅晶圆的表面上形成P型基底层31。然后，利用掩模，通过高能量离子注入和热处理在与IGBT单元10对应的基底层31的区域中形成N型浮置层40，掩模具有与要形成IGBT单元10的区域对应的开口。
同样地，利用在相应位置具有开口的掩模，通过离子注入和热处理形成N+型发射极区38、P+型第一接触区39和P+型第二接触区42。在这种情况下，对于第一接触区39和第二接触区42而言，调节离子注入的相应剂量，使得第一接触区38和第二接触区39分别具有对于IGBT元件和二极管元件最优的杂质浓度。
之后，在硅晶圆中形成沟槽栅极结构。可以在已知工艺中形成沟槽栅极结构。在这里，形成沟槽35以穿过基底层31并到达N-型漂移层30。此外，在每个沟槽35的内表面上形成栅极绝缘膜36，例如SiO2膜。在IGBT单元10中，在栅极绝缘膜36上形成多晶硅作为栅极电极37a。在二极管单元20中，在栅极绝缘膜36上形成多晶硅作为沟槽电极37b。在同一步骤中形成栅极电极37a和沟槽电极37b。
接下来，在基底层31上形成层间绝缘膜41，例如PSG膜。在IGBT单元10中，在层间绝缘膜41中形成接触孔，使得N+型发射极区38和第一接触区39的部分从层间绝缘膜41暴露。通过这种方式，栅极电极37a覆盖有层间绝缘膜41。完全去除二极管单元20的基底层31上形成的层间绝缘膜41，从而从基底层31暴露沟槽电极37b。之后，例如用铝，在IGBT单元10和二极管单元20的基底层31整个上方形成发射极电极43。于是，利用发射极电极43覆盖了IGBT单元10的层间绝缘膜41。
在晶圆的后表面上形成N型场停止层44。此外，在场停止层44的与IGBT单元10对应的区域上形成集电极层45，在场停止层44的与二极管单元20对应的区域上形成N型阴极层46。然后，例如用铝在集电极层45和阴极层46上形成集电极电极47。
之后，将晶圆切割成芯片。由芯片提供半导体器件。可以在上述工艺或在特殊步骤中形成IGBT单元10和二极管单元20用于和外部装置电连接的***部分和焊盘。
图2是截面图，用于例示IGBT工作区48和二极管工作区49。在图2中，在漂移层30中示出了IGBT工作区48和二极管工作区49。
如上所述，设置于边界沟槽35中的栅极电极37a用作IGBT元件。因此，相对于沿半导体衬底32的第一表面33的方向，包括集电极层45的区段用作IGBT工作区48，作为IGBT元件工作，相对于沿第一表面33的方向，包括阴极层46的区段用作二极管工作区49，作为二极管元件工作。
亦即，在IGBT单元10中，直到集电极层45和阴极层46之间边界线的区域都可以用作IGBT元件。同样地，在二极管单元20中，直到边界线的区域都能够用作二极管元件。
如上所述，在IGBT单元10中，为基底层31提供浮置层40。因为浮置层40用作势壁，所以在操作IGBT单元10时，浮置层40限制空穴从漂移层30流动到基底层31。这样一来，几乎不会从漂移层30向发射极电极43释放空穴。结果，漂移层30的空穴和电子浓度增大，增强了电导率调制。在这种情况下，因为漂移层30的电阻减小，所以IGBT单元10的稳定损耗减小。
在操作二极管单元20时，浮置层40阻挡空穴从IGBT单元10的第一接触区39通过漂移层30向二极管单元20流动。因此，空穴不太可能从IGBT单元10过度注入到二极管单元20中。因此，减小了由于IGBT单元10的栅极干扰导致的二极管单元20的正向电压Vf变化。
通过这种方式，在操作IGBT单元10时，浮置层40阻挡了空穴从漂移层30流动到基底层31。在操作二极管单元20时，浮置层40阻挡空穴从第一接触区39(即IGBT单元10)向二极管单元20流动。亦即，即使在构成IGBT单元10的沟槽栅极结构的沟槽35之间不提供用于发射极接触的沟槽，在操作二极管单元20时，也能够限制空穴从IGBT单元10到二极管单元20的过度注入。
此外，由于用于发射极接触的沟槽不是必要的，所以不必在相邻沟槽35之间形成用于发射极接触的沟槽。亦即，简化了蚀刻过程并降低了制造成本。此外，可以减少工艺波动的原因。
将第一接触区39的杂质浓度调节到预定浓度，以确定沟道区的阈值电压Vt。因此，第一接触区39的杂质浓度过高，不能作为用于二极管元件阳极的浓度。不过，在本实施例中，二极管单元20的第二接触区42的杂质浓度与IGBT单元10的第一接触区39的不同。因此，二极管特性不是由IGBT单元10的第一接触区39的杂质浓度决定的。这样一来，可以将第二接触区42的杂质浓度调节到作为阳极最优的浓度。
(第二实施例)
将参考图3到5描述第二实施例。在下文中，将主要描述与第一实施例的结构不同的结构。
图3是根据本实施例的半导体器件截面图。图4是根据本实施例的半导体器件***部分的平面图。图5是沿图4中线Va-Vb-Vc截取的截面图。在图5中，为了简单起见，未示出集电极电极47。
参考图3，除了IGBT单元10的基底层31之外，在二极管单元20的基底层31上形成层间绝缘膜41。层间绝缘膜41覆盖沟槽电极37b的末端(例如，图3中的上端)。因此，在二极管单元20中，通过层间绝缘膜41使沟槽电极37b和发射极电极43彼此电绝缘。例如，沟槽电极37b和发射极电极43彼此不直接连接。
参考图4，虽然在第一实施例中中未示出，但发射极电极43通过形成于层间绝缘膜41中的接触孔41a连接到IGBT单元10的发射极区38和第一接触区39。发射极电极43还通过层间绝缘膜41的接触孔41a连接到二极管单元20的第二接触区42。
沟槽电极37b电连接到半导体器件***部分的发射极电极43。例如，如图4所示，在二极管单元20的区域中形成发射极引导电极50。发射极引导电极50覆盖沟槽35的末端。在下文中，相对于沟槽35的纵向，沟槽35的末端也称为纵向末端。
如图5所示，发射极引导电极50形成于沟槽35中嵌入的沟槽电极37b上并电连接到沟槽电极37b。此外，绝缘层51形成于发射极引导电极50上。发射极电极43形成于绝缘层51上。
发射极引导电极50和发射极电极43通过绝缘层51的接触孔52彼此电连接。这样一来，沟槽电极37b通过发射极引导电极50电连接到发射极电极43。
在IGBT单元10中，如图4所示，形成栅极引导电极53，以覆盖沟槽35的嵌入了栅极电极37a的纵向末端。栅极引导电极53延伸到形成沟槽35的区域外部的位置。
如图5所示，栅极引导电极53形成于沟槽35中嵌入的栅极电极37a上并电连接到栅极电极37a。此外，绝缘层51形成于栅极引导电极53上。栅极金属电极54形成于绝缘层51上。
栅极引导电极53和栅极金属电极54通过绝缘层51的接触孔55彼此电连接。这样一来，栅极电极37a通过栅极引导电极53电连接到栅极金属电极54。
如上所述，二极管单元20的沟槽电极37b可以在二极管单元20的***部分电连接到发射极电极43。在这样的结构中，不需要从二极管单元20完全去除层间绝缘膜41的步骤。因此简化了制造过程。
(第三实施例)
将参考图6描述第三实施例。在下文中，将主要描述与第二实施例的结构不同的结构。
在第二实施例中，沟槽电极37b通过发射极引导电极50在沟槽35的纵向末端电连接到发射极电极43。在本实施例中，沟槽电极37b在沟槽35的纵向末端连接到控制电极56，控制电极56是与发射极电极43不同的电极。
图6是根据本实施例的半导体器件一部分的平面图。如图6所示，与第二实施例以类似布局设置发射极引导电极50和栅极引导电极53。此外，在发射极电极43和栅极金属电极54之间设置控制电极56。
控制电极56与发射极电极43和栅极金属电极54分隔开。发射极引导电极50通过接触孔52电连接到控制电极56。
在这样的结构中，可以通过控制电极56向沟槽电极37b独立施加与发射极电势不同的电压。因此，可以控制二极管单元20的沟槽电极37b的电势。
(第四实施例)
现在将参考图7描述第四实施例。在下文中，将主要描述与第一到第三实施例的结构不同的结构。
在本实施例中，二极管单元20的沟槽电极37b电连接到栅极金属电极54。
图7是根据本实施例的半导体器件一部分的平面图。如图7所示，形成栅极引导电极53以覆盖IGBT单元10和二极管单元20的沟槽35的纵向末端。栅极引导电极53通过接触孔57电连接到栅极金属电极54。
在这样的结构中，可以向二极管单元20的沟槽电极37b施加与IGBT单元10的栅极电极37a相同的电势。
(第五实施例)
将参考图8描述第五实施例。在下文中，将主要描述与第一到第四实施例的结构不同的结构。
图8是根据本实施例的半导体器件一部分的截面图。如图8所示，在二极管单元20中，不形成沟槽35、栅极绝缘膜36和沟槽电极37b，而是以相等间隔形成第二接触区42。通过这种方式，可以形成没有沟槽电极37b的二极管单元20。
(第六实施例)
将参考图9描述第六实施例。在下文中，将主要描述与第一到第五实施例的结构不同的结构。
图9是根据本实施例的半导体器件一部分的截面图，例示了IGBT工作区48和二极管工作区49。如图9所示，在IGBT单元10的基底层31的两个区段31s中未形成浮置层40，这两个区段31s在IGBT单元10与二极管单元20相邻的***部分。
在这里，IGBT单元10的与二极管单元20相邻的***部分对应于与集电极层45和阴极层46之间的边界相邻，包括基底层31的区段31s的区域。
在没有浮置层40的基底层31的区段31s中，形成发射极区38和第一接触区39，用作IGBT元件。
因此，基底层31的区段31s提供了沟道区，从而用作IGBT元件。由于基底层31的区段31s未设置有浮置层40，所以可以从第一接触区39向阴极层46供应空穴。因此，区段31s也用作二极管元件。这样一来，将二极管工作区49扩展到IGBT单元10中未形成浮置层40的区域。
通过这种方式，二极管工作区49与IGBT工作区48交叠。因此，可以将二极管单元20的尺寸减少交叠的区域。亦即，可以减小半导体芯片的尺寸。
(第七实施例)
将参考图10描述第七实施例。在下文中，将主要描述与第一到第五实施例的结构不同的结构。
图10是根据本实施例的半导体器件一部分的截面图，例示了IGBT工作区48和二极管工作区49。如图10所示，本实施例的半导体器件类似于第六实施例的半导体器件，但在二极管单元20的基底层31上形成层间绝缘膜41，以覆盖沟槽电极37b的上端。这样一来，沟槽电极37b和发射极电极43通过层间绝缘膜41彼此电绝缘。
在这样的结构中，例如，以类似于图4所示范例的方式，可以通过发射极引导电极50将沟槽电极37b连接到发射极电极43。作为另一范例，以类似于图6所示范例的方式，可以通过发射极引导电极50将沟槽电极37b连接到控制电极56。此外，以类似于图7所示范例的方式，可以通过发射极引导电极50将沟槽电极37b连接到栅极金属电极54。
因此，在设置层间绝缘膜41以覆盖二极管单元20中的沟槽电极37b的情况下，可以适当控制沟槽电极37b的电势。
(第八实施例)
将参考图8描述第八实施例。在下文中，将主要描述与第六和第七实施例的结构不同的结构。
图11是根据本实施例的半导体器件一部分的截面图，例示了IGBT工作区48和二极管工作区49。如图11所示，本实施例的半导体器件类似于图9所示的半导体器件，但不在二极管单元20中形成沟槽35、栅极绝缘膜36和沟槽电极37b。
同样，在二极管工作区49与IGBT工作区48交叠的情况下，可以将二极管单元20配置成没有沟槽电极37b。
(第九实施例)
将参考图12描述第九实施例。在下文中，将主要描述与第一到第八实施例的结构不同的结构。
图12是根据本实施例的半导体器件一部分的截面图，例示了IGBT工作区48和二极管工作区49。
如图12所示，设置在IGBT单元10的与二极管单元20相邻的***部分的基底层31的区段31t以及设置在二极管单元20的与IGBT单元10相邻的***部分的基底层31的区段31u设置有第一接触区39和浮置层40，但未设置发射极区38。要指出的是，区段31t、31u设置第二接触区42来替代第一接触区39。
在这里，IGBT单元10的与二极管单元20相邻的***部分对应于包括基底层31的区段31t的区域，该区段31t位于基底层31之内离集电极层45和阴极层46之间的边界最近处。同样地，二极管单元20的与IGBT单元10相邻的***部分对应于包括基底层31的区段31u的区域，该区段31u位于基底层31之内离集电极层45和阴极层46之间的边界最近处。
在本实施例中，在基底层31的区段31t、31u中形成浮置层40和第一接触区39。不过，在基底层31的区段31t、31u中不形成发射极区38。在边界沟槽35中形成沟槽电极37b，边界沟槽位于集电极层45和阴极层46之间的边界线上。不过，边界沟槽35中的沟槽电极37b电连接到发射极电极43，而不被层间绝缘膜41覆盖。
在这样的结构中，基底层31的区段31t、31u不用作IGBT元件和二极管元件。因此，在除了区段31t、31u之外的区域中形成IGBT工作区48和二极管工作区49。换言之，在本实施例中，IGBT工作区48和二极管工作区49彼此不交叠。
因此，在操作IGBT单元10时，浮置层40限制了空穴从漂移层30流动到基底层31。这样一来，增强了电导率调制，因此可以减小稳定损耗。在操作二极管单元20时，限制了从IGBT单元10的过度空穴注入。因此，可以限制由于栅极干扰导致的二极管单元20中正向电压Vf的变化。
(第十实施例)
将参考图13描述第十实施例。在下文中，将主要描述与第九实施例的结构不同的结构。
图13是根据本实施例的半导体器件一部分的截面图，例示了IGBT工作区48和二极管工作区49。如图13所示，本实施例的半导体器件结构类似于图12所示的第九实施例的半导体器件，但形成层间绝缘膜41以覆盖沟槽电极37b的上端。于是，沟槽电极37b和发射极电极43通过层间绝缘膜41彼此电绝缘。
在这种情况下，如上所述，沟槽电极37b可以通过发射极引导电极50连接到栅极金属电极54、发射极电极43和控制电极56中的一个。
(第十一实施例)
将参考图14描述第十一实施例。在下文中，将主要描述与第九实施例的结构不同的结构。
图14是根据本实施例的半导体器件一部分的截面图，例示了IGBT工作区48和二极管工作区49。如图14所示，本实施例的半导体器件类似于第九实施例的半导体器件，但不在二极管单元20中形成沟槽35、栅极绝缘膜36和沟槽电极37b。
形成浮置层40以从IGBT单元10到达二极管单元20。亦即，形成浮置层40以超过IGBT单元10和二极管单元20之间的边界，例如集电极层45和阴极层46之间的边界线。在这样的结构中，在操作IGBT单元10时，浮置层40可以限制从漂移层30向基底层31注入空穴。此外，在操作二极管单元20时，可以限制从IGBT单元10的过度空穴注入。
而且，在IGBT工作区48和二极管工作区49彼此完全分隔的结构中，可以将二极管单元20配置为没有沟槽电极37b。
(第十二实施例)
将参考图15描述第十二实施例。在下文中，将主要描述与第十一实施例的结构不同的结构。
图15是根据本实施例的半导体器件一部分的截面图，例示了IGBT工作区48和二极管工作区49。如图15所示，在整个IGBT单元10和二极管单元20上形成浮置层40。
在这样的结构中，在操作IGBT单元10时以及在操作二极管单元20时，可以限制从IGBT单元10和二极管单元20向漂移层30过度注入空穴。
(第十三实施例)
将参考图16描述第十三实施例。在下文中，将主要描述与第九实施例的结构不同的结构。
图16是根据本实施例的半导体器件一部分的截面图，例示了IGBT工作区48和二极管工作区49。如图16所示，本实施例的半导体器件与图12所示的第九实施例的半导体器件具有类似结构，不过在整个IGBT单元10和二极管单元20上形成浮置层40。而且在这种情况下，可以实现与第十二实施例类似的有利效果。
(第十四实施例)
将参考图17描述第十四实施例。在下文中，将主要描述与第十三实施例的结构不同的结构。
图17是根据本实施例的半导体器件一部分的截面图，例示了IGBT工作区48和二极管工作区49。如图17所示，本实施例的半导体器件结构类似于图16所示的第十三实施例的半导体器件，但形成层间绝缘膜41以覆盖沟槽电极37b的上端。于是，沟槽电极37b和发射极电极43通过层间绝缘膜41彼此电绝缘。
因此，如上所述，在这种结构中，沟槽电极37b可以通过发射极引导电极50连接到发射极电极43、控制电极56和栅极金属电极54中的一个。而且，类似于第十二实施例，可以限制从IGBT单元10和二极管单元20的区域向二极管单元20的漂移层30注入空穴。
(第十五实施例)
将参考图18A到19B描述第十五实施例。
图18A是平面图，其中示出了用于制造根据本实施例的半导体器件的所有掩模。图18B是根据本实施例的半导体器件一部分的截面图。
类似于上述实施例，根据本实施例的半导体器件包括IGBT单元10和二极管单元20。IGBT单元10和二极管单元20共同具有包括N-型漂移层30的半导体衬底32。在半导体衬底32的第二表面34上设置N型场停止层44，以便减小导通电压和开关损耗。
在场停止层44的与IGBT单元10对应的区域上设置P型集电极层45，在场停止层44的与二极管单元20对应的区域上设置N型阴极层46。在同一平面上形成集电极层45和阴极层46。尽管图15中未示出，但以类似于图1所示范例的方式在集电极层45和阴极层46上形成集电极电极47。
类似于基底层31，在IGBT单元10的漂移层30的表面部分中形成P型沟道层31a。此外，形成沟槽35以穿过沟道层31a并到达漂移层30。在本实施例中，沟道层31a的与漂移层30相对的表面提供半导体衬底32的第一表面33。漂移层30的与沟道层31a相对的表面提供半导体衬底32的第二表面34。
沟槽35的每个在半导体衬底32的第一表面33a的纵向上延伸。在这里，纵向对应于垂直于IGBT单元10和二极管单元20排列方向的方向。亦即，纵向对应于垂直于图18B纸面的方向。纵向还对应于图18A的上下方向。例如，沟槽35以等间距彼此平行地设置。
利用图18A所示的掩模131，通过离子注入技术形成沟道层31a。利用图18A所示的掩模135，通过蚀刻技术形成沟槽35。在图18A中，为了清晰起见，适当地打开每个掩模的开口。
形成栅极绝缘膜36以覆盖每个沟槽35的内表面。利用图18A所示的掩模136，通过例如热氧化技术或CVD技术形成栅极绝缘膜36。栅极电极37a由多晶硅等制成，并且设置在IGBT单元10的沟槽35的栅极绝缘膜36上，以构成沟槽栅极结构。栅极电极37a连接到用于栅极的焊盘。
在IGBT单元10中，沟道层31a提供沟道区。在本实施例中，沟道层31a主要形成于IGBT单元10中。此外，沟道层31a设置成向着IGBT单元10超过IGBT单元10和二极管单元20之间的边界。亦即，还在二极管单元20中与IGBT单元10相邻的部分中形成沟道层31a。
在沟道层31a的表面部分中形成N型发射极区38。相对于沿第一表面33的方向，沿着垂直于沟槽35的纵向的方向，呈条形设置发射极区38。在发射极区38之间，在沟道层31a的表面部分中形成P+型第一接触区39。
N型发射极区38的杂质浓度高于N-型漂移层30。发射极区38终止于沟道层31a之内。而且，沿着沟道层31a之内沟槽35的侧表面设置发射极区38。
具体而言，在沟槽35之间的区域中形成每个发射极区38，使其在沟槽35的纵向上并沿着沟槽35的侧表面呈条形延伸。相对于沟槽35的纵向，发射极区38的末端终止于沟槽35之内。亦即，发射极区38的末端相对于沟槽35的纵向比沟槽35的纵向末端更短。利用图18A所示的掩模138，通过离子注入技术形成发射极区38。于是，沿着IGBT单元10和二极管单元20的排列方向以条形设置发射极区38。
P+型第一接触区39的杂质浓度高于P+型沟道层31a的杂质浓度。类似于发射极区38，第一接触区39终止于沟道层31a之内。利用图18A所示的掩模139，通过离子注入技术形成第一接触区39。于是，在相邻发射极区38之间，沿着沟槽(即发射极区38)的纵向间断地设置第一接触区39。
在IGBT单元10的沟道层31a中，在距第一表面33比发射极区38和第一接触区39更深的位置形成N型浮置层40。设置浮置层40以在沟槽35的深度方向上分隔沟道层31a。具体而言，设置浮置层40以将沟道层31a分隔成第一部分(例如，图18B中的上方部分)和第二部分(例如图18B中的下方部分)，在第一部分中形成发射极区38和第一接触区39，第二部分接触漂移层30。利用图18A所示的掩模140，通过离子注入技术形成浮置层40。
在沟道层31a上形成层间绝缘膜41以覆盖栅极电极37a。利用图18A所示的掩模141，通过CVD技术等形成层间绝缘膜41。于是，发射极区38部分从层间绝缘膜41暴露。
而且，第一接触区39从层间绝缘膜41暴露。此外，如图18B所示，层间绝缘膜41完全覆盖最靠近二极管单元20的发射极区38。因此，最靠近二极管单元20的发射极区38不用作IGBT元件。
在二极管单元20中，在漂移层30的表面部分中形成P型RESURF区60。RESURF区60比沟槽35更深(例如更厚)。RESURF区60用作阳极。至少在IGBT第一10和二极管单元20之间的边界处，RESURF区60比沟槽35更深。
利用图18A所示的掩模160，通过离子注入技术形成RESURF区60。例如，在本实施例中，RESURF区60在二极管单元20的整个区域中都比沟槽35深。
如图18B所示，相对于垂直于半导体衬底32的第一表面33的方向，在二极管单元20的区域中，IGBT单元10的沟道层31a和二极管单元20的RESURF区60彼此交叠。因此，沟道层31a提供的耗尽层和RESURF层60提供的耗尽层彼此平滑连接。
如图18B所示，在RESURF区60的表面部分中形成P+型第二接触区42。利用图18B所示的掩模142，通过离子注入技术形成第二接触区42。
掩模142具有开口，开口沿着沟槽35和发射极区38的纵向间断地布置。因此，在沟槽35的纵向上间断地，以及在垂直于沟槽35的方向上间断地形成第二接触区42。
此外，形成层间绝缘膜41，使得第二接触区42暴露于半导体衬底32的第一表面33上。还利用上述掩模141在二极管单元20中形成层间绝缘膜41。亦即，在同一步骤中利用掩模141在IGBT单元10和二极管单元20中形成层间绝缘膜41。
例如，第二接触区42的杂质浓度与第一接触区39的杂质浓度不同。亦即，第二接触区42具有对二极管特性而言最优的杂质浓度。
RESURF区60的面密度小于IGBT单元10的沟道层31a的面密度。将参考图19A和19B描述这个特征。
图19A是沿图18B中的线XIXA-XIXA截取的轮廓，图19B是沿图18B中的线XIXB-XIXB截取的轮廓。在图19A和19B中，水平轴表示从半导体衬底32的第一表面33向第二表面34的深度，垂直轴表示杂质浓度。
如图19A所示，RESURF区60(即RESURF P)比沟槽35深。如图19B所示，沟道层31a(即沟道P)比沟槽35浅。
此外，如图19A和19B所示，RESURF区60的杂质浓度比沟道层31a的杂质浓度低。因此，RESURF区60的面密度比沟道层31a的小。在这里，通过对图19A所示的RESURF区60的区域积分来获得RESURF区60的面密度。同样地，通过对图19B所示的沟道层31a的区域进行积分来获得沟道层31a的面密度。
尽管图18B中未示出，但以类似于图1所示发射极电极43的方式，在半导体衬底的第一表面33上设置发射极电极43。例如，发射极电极形成于从层间绝缘膜41暴露的发射极区38、第一接触区39和第二接触区42上，以与发射极区38、第一接触区39和第二接触区39电连接。
在上述绝缘栅极半导体器件中，包括集电极层45的区域用作IGBT元件，包括阴极层46的区域用作二极管元件。
在本实施例中，半导体器件设置有RESURF区60作为阳极，其比沟槽35更深，且具有比沟道层31a更低的面密度。
在这样的结构中，在与IGBT单元10和二极管单元20之间的边界相邻的位置，可以将沟道层31a附近的漂移层30中形成的耗尽层以及RESURF区60附近的漂移层30中形成的耗尽层平滑连接。因此，在与IGBT单元10和二极管单元20之间的边界相邻的位置，漂移层30中的场强变得平滑，因此可以减轻场的集中。这样一来，可以确保半导体器件的耐压。
在本实施例中，半导体器件在IGBT单元10的沟道层31a中具有浮置层40。因此，类似于第一实施例，浮置层40用作势壁。在操作IGBT单元10时，可以限制空穴从漂移层30向沟道层31a流动。这样一来，不大可能向发射极电极43释放空穴。结果，提高了漂移层30的空穴浓度和电子浓度，因此增强了电导率调制。因此，由于减小了漂移层30的电阻，所以降低了IGBT单元10的稳定损耗。
在操作二极管单元20时，浮置层40阻挡空穴从IGBT单元10的第一接触区39向二极管单元20流动。这样一来，限制了从IGBT单元10向二极管单元20的过度空穴注入。结果，限制了由于IGBT单元10的栅极干扰导致的二极管单元20的正向电压Vf变化。
(第十六实施例)
将参考图20描述第十六实施例。在下文中，将主要描述与第十五实施例的结构不同的结构。图20是平面图，其中示出了用于制造根据本实施例的半导体器件的所有掩模。
如图20所示，利用掩模242形成第二接触区42。掩模242在IGBT单元10和二极管单元20的排列方向上具有条形开口。于是，第二接触区42沿着垂直于沟槽35的纵向的方向呈条形布置。
掩模242的开口比第十五实施例中使用的掩模142的开口更大。因此，在本实施例中，第二接触区42的面积比第十五实施例的第二接触区42的大。这样一来，向漂移层30注入的空穴增加。不过，在需要在第十五实施例的结构中增加空穴注入时，这样的结构是有效的。
(第十七实施例)
将参考图21描述第十七实施例。在下文中，将主要描述与第十五实施例的结构不同的结构。图21是平面图，其中示出了用于制造根据本实施例的半导体器件的所有掩模。
如图21所示，用于形成RESURF区60的掩模260具有沿着IGBT单元10和二极管单元20的排列方向呈条形的开口。亦即，与第十五实施例中使用的掩模160相比，掩模260的开口率修改了。可以利用掩模260形成RESURF区60。
在这种情况下，沿着垂直于沟槽35的纵向的方向形成呈条形的RESURF区60。或者，掩模260可以具有网格形开口。
(第十八实施例)
将参考图22描述第十八实施例。在下文中，将主要描述与第十五到第十七实施例的结构不同的结构。图22是平面图，其中示出了用于制造根据本实施例的半导体器件的所有掩模。
在本实施例中，如图22所示，利用图21所示的第十七实施例的掩模260形成RESURF区60，利用图20所示的第十六实施例的掩模242形成第二接触区42。在这种情况下，沿着垂直于沟槽35的纵向的方向形成呈条形的RESURF区60。而且，沿着RESURF区60呈条形形成第二接触区42。此外，相对于垂直于半导体衬底32的第一表面33的方向，第二接触区42覆盖预定数量的RESURF区60的条形部分。例如，每个第二接触区42都覆盖RESURF区60的两个条形部分。
如上所述，可以将RESURF区60和第二接触区42都形成为条形。
(第十九实施例)
将参考图23、24A到24C描述第十九实施例。在下文中，将主要描述与第十五到第十八实施例的结构不同的结构。
图23是根据本实施例的半导体器件一部分的截面图。如图23所示，在集电极层45和阴极层46之间的边界线上形成多个沟槽35之一(在下文中，边界沟槽)。边界沟槽35界定IGBT单元10和二极管单元20之间的边界。栅极电极37a设置于边界沟槽35中。
在IGBT单元10和二极管单元20之间的边界处，形成RESURF区60以连接到边界沟槽35的底部。亦即，在本实施例中，沟道层31a和RESURF区60在垂直于半导体衬底32的表面33的方向上未彼此交叠。此外，类似于第十五实施例，在RESURF区60的表面部分上间断地形成第二接触区42。
在半导体衬底32的***部分形成耐压结构(RESURF)的离子注入步骤中同时形成RESURF区60。
在这种情况下，使用图24A中所示的掩模360。如图24B所示，掩模360在与二极管单元20对应的位置具有多个开口361。例如，以交错的行布置开口361。通过调节掩模360的开口361的开口率，可以控制RESURF区60的结深和杂质浓度。
利用掩模360执行离子注入，RESURF区60的深度在对应于未形成开口361地方的位置变得比对应于开口361的位置更小，如图24C所示。此外，在具有更小深度的部分减小了杂质浓度。因此，制备在与掩模360的开口361不同位置具有开口的另一掩模，利用所述另一掩模进行离子注入。在这种情况下，在形成第二接触区42的步骤中，可以补充具有较低杂质浓度的部分。
如果部分减小了杂质浓度，发生锁存现象，导致耐压降低。为了减小锁存现象，形成第二接触区42以补充杂质浓度。通过这种方式，形成了图23所示的二极管单元20。
如上所述，并非一直需要RESURF区60与沟道层31a交叠。在RESURF区60形成于形成外周耐压部分的同一步骤中的情况下，可以在形成第二接触区42的步骤中补充不对应于开口361的部分的杂质浓度。
(第二十实施例)
将参考图25描述第二十实施例。在下文中，将主要描述与第十九实施例的结构不同的结构。
图25是根据本实施例的半导体器件截面图。如图25所示，相对于垂直于半导体衬底32的第一表面33的方向，RESURF区60与IGBT单元10中的沟道层31a交叠。
利用掩模360形成这样的结构，在掩模360中，布置开口361，使得在与IGBT单元10和二极管单元20之间的边界相邻的位置，开口率高，作为距边界的距离函数朝向二极管单元20逐渐减小。因此，如图25所示，在与边界相邻的位置，RESURF区60的结深大于IGBT单元10的沟道层31a的深度。此外，RESURF区60的结深作为距边界的距离的函数减小。
这样一来，在与边界相邻的位置，耗尽层被平滑连接，从而减小了场集中和电流集中。因此，改善了半导体器件的容量。
形成集电极层45和阴极层46，使得集电极层45和阴极层46之间的边界恰好位于RESURF区60的最深部分下方。
通过这种方式，可以形成RESURF区60以与IGBT单元10中的沟道层31a交叠。
(其他实施例)
在上文中描述了本发明的各示范性实施例。不过，本发明不限于上述示范性实施例，而是可以通过各种其他方式实现而不脱离本发明的精神。此外，可以通过以各种其他方式组合上述示范性实施例来实施本发明。
例如，可以适当修改集电极层45和阴极层46之间的边界位置。而且，可以适当修改基底层31和沟道层31a中的浮置层40范围。此外，可以适当修改形成发射极区38的范围。此外，可以适当修改栅极电极37a用作IGBT元件的位置。
在一些上述实施例中，在二极管单元20中完全去除层间绝缘膜41。或者，层间绝缘膜41可以保留在二极管单元20中。此外，并非总是需要场停止层44。除了漂移层30和基底层31/沟道层31a之外，半导体衬底32可以具有其他层。可以反转部件的上述电导率类型，例如N型或P型。
本领域的技术人员将容易想到其他优点和修改。因此，本发明在其宽泛意义上不限于具体细节、代表性设备以及所示和所述的例示性范例。

Claims (20)

1.一种半导体器件，包括：
半导体衬底(32)，所述半导体衬底(32)包括第一导电类型的漂移层(30)和设置于所述漂移层(30)上的第二导电类型的基底层(31)，所述漂移层(30)的与所述基底层(31)相对的表面界定所述半导体衬底(32)的第一表面(33)，所述基底层(31)的与所述漂移层(30)相对的表面界定所述半导体衬底(32)的第二表面(34)；
第二导电类型的集电极层(45)，与所述半导体衬底(32)的所述第二表面(34)相邻设置；
第一导电类型的阴极层(46)，在与所述集电极层(45)相同的水平面上，与所述半导体衬底(32)的所述第二表面(34)相邻设置；以及
集电极电极(47)，设置于所述集电极层(45)和所述阴极层(46)上，其中
所述半导体衬底(32)的相对于沿所述第一表面(33)的方向包括所述集电极层(45)的区段构成IGBT单元(10)，作为IGBT元件工作，所述半导体衬底(32)的相对于沿所述第一表面的方向包括所述阴极层(46)的区段构成二极管单元(20)，作为二极管元件工作，其中
所述IGBT单元(10)包括：
穿过所述基底层(31)并到达所述漂移层(30)的沟槽(35)；
设置于所述沟槽(35)的内表面上的栅极绝缘膜(36)；
设置于所述沟槽(35)之内的栅极绝缘膜(36)上的栅极电极(37a)；
设置于所述基底层(31)的表面部分中的第一导电类型的发射极区(38)，所述发射极区(38)接触所述基底层(31)之内的所述沟槽(35)的侧表面；
设置于所述基底层(31)的表面部分中的第二导电类型的第一接触区(39)；
相对于所述沟槽(35)的深度，在比所述发射极区(38)和所述第一接触区(39)更深的位置设置于所述基底层(31)之内的第一导电类型的浮置层(40)，所述浮置层(40)将所述基底层(31)分成第一部分以及第二部分，所述第一部分包括所述发射极区(38)和所述第一接触区(39)，所述第二部分与所述漂移层(30)相邻；以及
被设置成覆盖栅极电极(37a)的末端的层间绝缘膜(41)，
所述二极管单元(20)包括设置于所述基底层(31)的表面部分中的第二导电类型的第二接触区(42)，并且
所述IGBT单元(10)和所述二极管单元(20)还包括电连接到所述发射极区(38)、所述第一接触区(39)和所述第二接触区(42)的发射极电极(43)。
2.根据权利要求1所述的半导体器件，其中
所述二极管单元(20)包括：
穿过所述基底层(31)并到达所述漂移层(30)的沟槽(35)；
设置于所述沟槽(35)的内表面上的栅极绝缘膜(36)；以及
设置于所述沟槽(35)之内的所述栅极绝缘膜(36)上的沟槽电极(37b)，并且
所述沟槽电极(37b)电连接到所述发射极电极(43)以提供发射极-接地结构。
3.根据权利要求2所述的半导体器件，其中
在所述二极管单元(20)中，在所述沟槽电极(37b)上设置所述发射极电极(43)以在所述发射极电极(43)和所述沟槽电极(37b)之间直接电连接。
4.根据权利要求2所述的半导体器件，其中
所述二极管单元(20)包括设置于所述第一表面(33)上以覆盖所述沟槽电极(37b)的末端的层间绝缘膜(41)，
所述二极管单元(20)的沟槽(35)在沿所述半导体衬底(32)的所述第一表面(33)的方向上延伸，并且
相对于所述二极管单元(20)的沟槽(35)的纵向，在所述二极管单元(20)的沟槽(35)的末端处，所述沟槽电极(37b)电连接到所述发射极电极(43)。
5.根据权利要求2所述的半导体器件，其中
所述二极管单元(20)包括设置于所述第一表面(33)上以覆盖所述沟槽电极(37b)的末端的层间绝缘膜(41)，
所述二极管单元(20)的沟槽(35)在沿所述半导体衬底(32)的所述第一表面(33)的方向上延伸，并且
所述IGBT单元(10)和所述二极管单元(20)包括控制电极(56)，所述控制电极相对于所述二极管单元(20)的沟槽(35)的纵向，在所述二极管单元(20)的沟槽(35)的末端处电连接到所述沟槽电极(37b)。
6.根据权利要求2所述的半导体器件，其中
所述IGBT单元(10)和所述二极管单元(20)包括栅极引导电极(53)，
所述IGBT单元(10)的沟槽(35)和所述二极管单元(20)的沟槽(35)在沿所述半导体衬底(32)的所述第一表面(33)的方向上延伸，并且
所述栅极引导电极(53)相对于所述沟槽(35)的纵向，在所述沟槽(35)的末端处电连接所述栅极电极(37a)和所述沟槽电极(37b)。
7.根据权利要求1到6中任一项所述的半导体器件，其中
所述IGBT单元(10)包括多个沟槽(35)，所述沟槽(35)中的一个沟槽位于所述集电极层(45)和所述阴极层(46)之间的边界线上，
设置于所述一个沟槽(35)中的栅极电极(37a)由所述层间绝缘膜(41)与所述发射极电极(43)电绝缘，并且
所述一个沟槽(35)界定所述IGBT单元(10)和所述二极管单元(20)之间的边界。
8.根据权利要求1到6中任一项所述的半导体器件，其中
所述IGBT单元(10)的基底层(31)的第一端部(31t)和所述二极管单元(20)的基底层(31)的第二端部(31u)被配置成没有所述发射极区(38)，所述第一端部(31t)位于所述IGBT单元(10)的与所述二极管单元(20)相邻的末端，所述第二端部(31u)位于所述二极管单元(20)的与所述IGBT单元(10)相邻的末端，并且
所述第一端部(31t)和所述第二端部(31u)中的每个都形成有所述第一接触区(39)和所述浮置层(40)。
9.根据权利要求1到6中任一项所述的半导体器件，其中
所述IGBT单元(10)的基底层(31)的端部(31s)被配置成没有所述浮置层(40)，所述端部(31s)位于所述IGBT单元(10)的与所述二极管单元(20)相邻的末端。
10.根据权利要求1到6中任一项所述的半导体器件，其中
所述浮置层(40)设置在所述IGBT单元(10)中并向所述二极管单元(20)延伸并超过所述集电极层(45)和所述阴极层(46)之间的边界线。
11.根据权利要求1到6中任一项所述的半导体器件，其中
所述浮置层(40)设置于整个所述IGBT单元(10)和所述二极管单元(20)上。
12.根据权利要求1到6中任一项所述的半导体器件，其中
所述第二接触区(42)的杂质浓度与所述第一接触区(39)的杂质浓度不同。
13.根据权利要求1到6中任一项所述的半导体器件，其中
所述基底层(31)至少在所述二极管单元(20)中提供第二导电类型的RESURF区(60)，至少在与所述IGBT单元(10)和所述二极管单元(20)之间的边界相邻的位置，所述RESURF区(60)的深度大于所述IGBT单元(35)的沟槽(35)的深度，且面密度小于所述IGBT单元(10)的基底层(31)的面密度，并且
所述第二接触区(42)设置于所述RESURF区(60)的表面部分中。
14.一种半导体器件，包括：
界定第一表面(33)和第二表面(34)的半导体衬底(32)，所述半导体衬底(32)包括第一导电类型的漂移层(30)；
与所述半导体衬底(32)的所述第二表面(34)相邻设置的第二导电类型的集电极层(45)；
在与所述集电极层(45)相同的水平面上，与所述半导体衬底(32)的所述第二表面(34)相邻设置的第一导电类型的阴极层(46)；以及
设置于所述集电极层(45)和所述阴极层(46)上的集电极电极(47)，其中
所述半导体衬底(32)的相对于沿所述第一表面(33)的方向包括所述集电极层(45)的区段构成IGBT单元(10)，作为IGBT元件工作，所述半导体衬底(32)的相对于沿所述第一表面(33)的方向包括所述阴极层(46)的区段构成二极管单元(20)，作为二极管元件工作，其中
所述IGBT单元(10)包括：
设置于所述漂移层(30)上的第二导电类型的沟道层(31a)；
穿过所述沟道层(31a)并到达所述漂移层(30)的沟槽(35)；
设置于所述沟槽(35)的内表面上的栅极绝缘膜(36)；
设置于所述沟槽(35)之内的栅极绝缘膜(36)上的栅极电极(37a)；
第一导电类型的发射极区(38)，设置于所述沟道层(31a)的表面部分中并接触所述沟道层(31a)之内的沟槽(35)的侧表面；
设置于所述沟道层(31a)的表面部分中的第二导电类型的第一接触区(39)；
在比所述发射极区(38)和所述第一接触区(39)更深的位置，设置于所述沟道层(31a)中的第一导电类型的浮置层(40)，所述浮置层(40)将所述浮置层(40)分成第一部分以及第二部分，所述第一部分包括所述发射极区(38)和所述第一接触区(39)，所述第二部分与所述漂移层(30)相邻；以及
被设置成覆盖所述栅极电极(37a)的末端的层间绝缘膜(41)，并且
所述二极管单元(20)包括：
第二导电类型的RESURF区(60)，具有比所述沟道层(31a)更低的面密度，至少在与所述IGBT单元(10)和所述二极管单元(20)之间的边界相邻的位置处深度大于所述沟槽(35)的深度，所述RESURF区(60)用作阳极；以及
设置于所述RESURF区(60)的表面部分中的第二导电类型的第二接触区(42)。
15.根据权利要求14所述的半导体器件，其中
相对于垂直于所述半导体衬底(32)的第一表面(33)的方向，所述IGBT单元(10)的沟道层(31a)与所述二极管单元(20)之内的二极管单元(10)的RESURF区(60)交叠。
16.根据权利要求14所述的半导体器件，其中
相对于垂直于所述半导体衬底(32)的第一表面(33)的方向，所述二极管单元(20)的RESURF区(60)与所述IGBT单元(10)之内的IGBT单元(10)的沟道层(31a)交叠。
17.根据权利要求14到16中任一项所述的半导体器件，其中
所述沟槽(35)在垂直于所述IGBT单元(10)和所述二极管单元(20)的排列方向的方向上延伸，并且
所述第二接触区(42)沿所述沟槽(35)的纵向并沿所述IGBT单元(10)和所述二极管单元(20)的排列方向间断地设置。
18.根据权利要求14到16中任一项所述的半导体器件，其中
所述沟槽(35)在垂直于所述IGBT单元(10)和所述二极管单元(20)的排列方向的方向上延伸，并且
所述第二接触区(42)沿所述IGBT单元(10)和所述二极管单元(20)的排列方向呈条形设置。
19.根据权利要求14到16中任一项所述的半导体器件，其中
所述沟槽(35)在垂直于所述IGBT单元(10)和所述二极管单元(20)的排列方向的方向上延伸，并且
所述RESURF区(60)沿所述IGBT单元(10)和所述二极管单元(20)的排列方向呈条形设置。
20.根据权利要求19所述的半导体器件，其中
所述沟槽(35)在垂直于所述IGBT单元(10)和所述二极管单元(20)的排列方向的方向上延伸，
所述RESURF区(60)沿所述IGBT单元(10)和所述二极管单元(20)的排列方向呈条形设置，并且
所述第二接触区(42)沿所述RESURF区(60)呈条形设置，所述第二接触区(42)的条形部分中的每个都覆盖所述RESURF区(60)的预定数量的条形部分。
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