CN102376578A - 实现双应力应变技术的方法 - Google Patents

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Abstract

本发明公开了一种实现双应力应变技术的方法，该方法在淀积压应力薄膜之前淀积了压应力缓冲层，从而在保证提高PMOS空穴迁移率的同时，避免了压应力薄膜与PMOS晶体管有源区上的金属硅化物直接接触，降低了因压应力薄膜的压应力作用而造成的金属硅化物迁移，减轻了对有源区金属硅化物边缘下面的硅产生的损伤，降低了源漏泄露电流，提高了器件性能。

Description

实现双应力应变技术的方法
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种实现双应力应变技术的方法。
背景技术
在未来的一段时间内，硅基互补型金属氧化物半导体(CMOS)场效应晶体管技术仍将是集成电路制造的主流技术。当前研究集成电路基础技术的目标在于获得更高的单元集成度、更高的电路速度、更低的单位功能的功耗和单位功能成本。在器件尺寸等比缩小的过程中，更高的集成度与工作频率意味着更大的功耗，减小电源电压VDD是减小电路功耗的一般选择，但VDD的降低会导致器件的驱动能力和速度下降。减小阈值电压、减薄栅介质厚度可提高器件的电流驱动能力，但同时会导致亚阈值漏电流和栅极漏电流的增加，从而增大静态功耗，这就是目前IC面临的“功耗-速度”困境。
提高器件载流子迁移率是解决上述困境的关键。在载流子迁移率大幅度提升的基础上，一方面可以采用较低的VDD和较高的阈值漏电压，同时又可以保证器件有足够的电流驱动能力和速度。
提高载流子的迁移率的方法通常是将应力施加于晶体管上，从而引起晶格应变，以提高载流子的迁移率。其中，在纵向方向(即在电流方向)上施加的应力称为张应力，张应力可以提高电子迁移率；在横向方向(即垂直电流方向)上施加的应力称为压应力，压应力可以提高空穴迁移率。通常在NMOS晶体管上淀积张应力氮化硅后进行退火，以提高NMOS晶体管的电子迁移率；在PMOS晶体管上淀积压应力氮化硅后进行退火，以提高PMOS晶体管的空穴迁移率。
然而，由于在CMOS技术中，NMOS晶体管与PMOS晶体管通常制备在同一衬底上，张应力氮化硅及压应力氮化硅通常淀积在整个晶片上，而张应力氮化硅虽然能提高NMOS晶体管的电子迁移率，却会影响PMOS晶体管的性能；压应力氮化硅虽然能提高PMOS晶体管的空穴迁移率，却会影响NMOS晶体管的性能。为了解决这一矛盾，发展了双应力应变技术(DSL，Dual Stress Liners)，所谓双应力应变技术是指在同一半导体衬底的PMOS晶体管上淀积压应力氮化硅，在NMOS晶体管上淀积张应力氮化硅。
请参考图1，图1为现有的实现双应力应变技术的方法流程图，如图1所示，并配合参照图2A至图2E，现有的实现双应力应变技术的方法包括如下步骤：
S101、提供半导体衬底101，其中，所述半导体衬底101上已完成NMOS晶体管105及PMOS晶体管106的制作，所述NMOS晶体管105制备在位于所述半导体衬底101中的P阱102内，所述PMOS晶体管106制备在位于所述半导体衬底101中的N阱103内，并且所述P阱102与N阱103之间通过浅沟槽隔离结构(STI)104进行隔离；
S102、在所述NMOS晶体管105及PMOS晶体管106上制备金属硅化物(Salicide)107，如图2A所示；
S103、淀积张应力氮化硅108，所述张应力氮化硅108覆盖所述NMOS晶体管105及PMOS晶体管106，如图2B所示；
S104、去除所述PMOS晶体管106上的张应力氮化硅108，如图2C所示；具体的，所述PMOS晶体管106上的张应力氮化硅108通过光刻及刻蚀去除；
S105、淀积压应力氮化硅109，所述压应力氮化硅109覆盖所述NMOS晶体管105及PMOS晶体管106，如图2D所示；
S106、去除所述NMOS晶体管105上的压应力氮化硅109，如图2E所示；具体的，所述NMOS晶体管105上的压应力氮化硅109通过光刻及刻蚀去除；以及
S107、沉积层间电介质(ILD，Inter Layer Dielectric)，对所述层间电介质进行光刻及刻蚀，并制备金属电极；在对所述层间电介质进行光刻及刻蚀的过程中，所述PMOS晶体管106上的压应力氮化硅109作为刻蚀阻挡层(CESL，Contact Etch Stop Layer)。
其中，所述金属硅化物(Salicide)107的材料为铂镍合金(NiPt)。
现有的方法虽然可以实现双应力应变技术，从而提高NMOS晶体管的电子迁移率及PMOS晶体管的空穴迁移率，但是，由于在层间电介质进行光刻及刻蚀过程中，所述PMOS晶体管上的压应力氮化硅是作为刻蚀阻挡层的，在所述压应力氮化硅的压应力作用下，所述PMOS晶体管上的金属硅化物会产生迁移，从而对位于有源区金属硅化物边缘下面的硅产生损伤，造成源漏泄露电流增大，使得器件性能下降；关于压应力氮化硅对位于有源区金属硅化物边缘下面的硅产生的损伤，请参考图3，图3为现有的实现双应力应变技术的方法对PMOS晶体管中位于有源区金属硅化物边缘下面的硅产生的损伤的示意图，如图3所示，在压应力氮化硅109的作用下，所述PMOS晶体管有源区金属硅化物边缘下面的硅被损伤(如图3中圆圈标识部分所示)。
因此，有必要对现有的实现双应力应变技术的方法进行改进。
发明内容
本发明的目的在于提供一种实现双应力应变技术的方法，以在提高NMOS晶体管和PMOS晶体管载流子迁移率的同时，降低PMOS晶体管的源漏泄露电流。
为解决上述问题，本发明提出一种实现双应力应变技术的方法，该方法包括如下步骤：
提供半导体衬底，其中，所述半导体衬底上已完成NMOS晶体管及PMOS晶体管的制作；
在所述NMOS晶体管及PMOS晶体管上制备金属硅化物；
淀积张应力薄膜，所述张应力薄膜覆盖所述NMOS晶体管及PMOS晶体管；
去除所述PMOS晶体管上的张应力薄膜；
淀积压应力缓冲层，所述压应力缓冲层覆盖所述NMOS晶体管及PMOS晶体管；
在所述压应力缓冲层上淀积压应力薄膜，所述压应力薄膜覆盖所述NMOS晶体管及PMOS晶体管；
去除所述NMOS晶体管上的压应力薄膜；以及
沉积层间电介质，对所述层间电介质进行光刻及刻蚀，并制备金属电极。
可选的，所述压应力缓冲层为二氧化硅。
可选的，所述二氧化硅的厚度为10～100埃。
可选的，所述张应力薄膜为张应力氮化硅。
可选的，所述压应力薄膜为压应力氮化硅。
与现有技术相比，本发明提供的实现双应力应变技术的方法在淀积压应力薄膜之前淀积了压应力缓冲层，从而在保证提高PMOS空穴迁移率的同时，避免了压应力薄膜与PMOS晶体管有源区上的金属硅化物直接接触，降低了因压应力薄膜的压应力作用而造成的金属硅化物迁移，减轻了对有源区金属硅化物边缘下面的硅产生的损伤，降低了源漏泄露电流，提高了器件性能。
附图说明
图1为现有的实现双应力应变技术的方法步骤流程图；
图2A至图2E为现有的实现双应力应变技术的方法的各步骤对应的器件剖面结构示意图；
图3为现有的实现双应力应变技术的方法对PMOS晶体管中位于有源区金属硅化物边缘下面的硅产生的损伤的示意图；
图4为本发明实施例提供的实现双应力应变技术的方法步骤流程图；
图5A至图5F为本发明实施例提供的实现双应力应变技术的方法的各步骤对应的器件剖面结构示意图；
图6为实施本发明的实现双应力应变技术的方法后，PMOS晶体管中位于有源区金属硅化物边缘下面的硅的状态示意图；
图7A为未淀积压应力缓冲层的PMOS晶体管与淀积压应力缓冲层的PMOS晶体管的源漏泄露电流的比较；
图7B为未淀积压应力缓冲层的PMOS晶体管与淀积压应力缓冲层的PMOS晶体管的电性能的比较；
图7C为未淀积压应力缓冲层的NMOS晶体管与淀积压应力缓冲层的NMOS晶体管的电性能的比较。
具体实施方式
以下结合附图和具体实施例对本发明提出的实现双应力应变技术的方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本发明实施例的目的。
本发明的核心思想在于，提供一种实现双应力应变技术的方法，该方法在淀积压应力薄膜之前淀积了压应力缓冲层，从而在保证提高PMOS空穴迁移率的同时，避免了压应力薄膜与PMOS晶体管有源区上的金属硅化物直接接触，降低了因压应力薄膜的压应力作用而造成的金属硅化物迁移，减轻了对有源区金属硅化物边缘下面的硅产生的损伤，降低了源漏泄露电流，提高了器件性能。
请参考图4及图5A至图5F，其中，图4为本发明实施例提供的实现双应力应变技术的方法步骤流程图，图5A至图5F为本发明实施例提供的实现双应力应变技术的方法的各步骤对应的器件剖面结构示意图，如图4及图5A至图5F所示，本发明提供的实现双应力应变技术的方法包括如下步骤：
S201、提供半导体衬底201，其中，所述半导体衬底201上已完成NMOS晶体管205及PMOS晶体管206的制作，所述NMOS晶体管205制备在位于所述半导体衬底201中的P阱202内，所述PMOS晶体管206制备在位于所述半导体衬底201中的N阱203内，并且所述P阱202与N阱203之间通过浅沟槽隔离结构(STI)204进行隔离；
S202、在所述NMOS晶体管205及PMOS晶体管206上制备金属硅化物(Salicide)207，如图5A所示；
S203、淀积张应力薄膜208，所述张应力薄膜208覆盖所述NMOS晶体管205及PMOS晶体管206，如图5B所示；
S204、去除所述PMOS晶体管206上的张应力薄膜208，如图5C所示；具体的，所述PMOS晶体管206上的张应力薄膜208通过光刻及刻蚀去除；
S205、淀积压应力缓冲层209，所述压应力缓冲层209覆盖所述NMOS晶体管205及PMOS晶体管206，如图5D所示；
S206、在所述压应力缓冲层209上淀积压应力薄膜210，所述压应力薄膜210覆盖所述NMOS晶体管205及PMOS晶体管206，如图5E所示；
S207、去除所述NMOS晶体管205上的压应力薄膜210，如图5F所示；具体的，所述NMOS晶体管205上的压应力薄膜210通过光刻及刻蚀去除；以及
S208、沉积层间电介质(ILD，Inter Layer Dielectric)，对所述层间电介质进行光刻及刻蚀，并制备金属电极。
其中，压应力缓冲层209的作用如下：
(1)在对所述层间电介质进行光刻及刻蚀的过程中，作为刻蚀阻挡层，防止刻蚀到有源区；
(2)起应力缓冲的作用，降低了因压应力薄膜的压应力作用而造成的金属硅化物迁移，减轻了对有源区金属硅化物边缘下面的硅产生的损伤，从而降低了源漏泄露电流，提高了器件性能。
进一步地，所述压应力缓冲层209为二氧化硅。
进一步地，所述二氧化硅的厚度为10～100埃，从而保证在避免对有源区金属硅化物边缘下面的硅产生损伤的同时不会影响PMOS晶体管206空穴迁移率的提高。
进一步地，所述张应力薄膜208为张应力氮化硅。
进一步地，所述压应力薄膜210为压应力氮化硅。
请继续参考图6，图6为实施本发明的实现双应力应变技术的方法后，PMOS晶体管中位于有源区金属硅化物边缘下面的硅的状态示意图，如图6所示，通过淀积压应力缓冲层209之后，再淀积压应力薄膜210，所述压应力薄膜210未对PMOS晶体管中位于有源区金属硅化物边缘下面的硅产生损伤。
请继续参考图7A至图7C，其中，图7A为未淀积压应力缓冲层的PMOS晶体管与淀积压应力缓冲层的PMOS晶体管的源漏泄露电流的比较，图7B为未淀积压应力缓冲层的PMOS晶体管与淀积压应力缓冲层的PMOS晶体管的电性能的比较，图7C为未淀积压应力缓冲层的NMOS晶体管与淀积压应力缓冲层的NMOS晶体管的电性能的比较，在图7A至图7C中，晶片编号为02和03的为未淀积压应力缓冲层的晶片，晶片编号为04和05的为淀积有压应力缓冲层的晶片。
如图7A所示，02号晶片上的PMOS晶体管的单位面积源漏泄露电流的范围为100FA/μm2～2000FA/μm2，03号晶片上的PMOS晶体管的单位面积源漏泄露电流的范围为100FA/μm2～500FA/μm2；而04号晶片上的PMOS晶体管的单位面积源漏泄露电流的范围为9FA/μm2～60FA/μm2，05号晶片上的PMOS晶体管的单位面积源漏泄露电流的范围为9FA/μm2～80FA/μm2，因此04号和05晶片上的PMOS晶体管的单位面积源漏泄露电流比02号和03晶片上的PMOS晶体管的单位面积源漏泄露电流下降了1～2个数量级，说明淀积了压应力缓冲层后，PMOS晶体管的源漏泄露电流大大降低，器件性能大大提高。
如图7B所示，02号和03号晶片上的PMOS晶体管的单位面积源漏电流的大小范围为400FA/μm2～600FA/μm2，04号和05号晶片上的PMOS晶体管的单位面积源漏电流的大小范围也为400FA/μm2～600FA/μm2，说明淀积了压应力缓冲层后，PMOS晶体管的源漏电流不受影响，从而说明淀积压应力缓冲层不影响PMOS晶体管空穴迁移率的提高。
如图7C所示，02号和03号晶片上的NMOS晶体管的单位面积源漏电流的大小范围为700FA/μm2～760FA/μm2，04号和05号晶片上的NMOS晶体管的单位面积源漏电流的大小范围为700FA/μm2～745FA/μm2，02号和03号晶片上的NMOS晶体管的单位面积源漏电流与04号和05号晶片上的NMOS晶体管的单位面积源漏电流的大小相差不大，从而说明淀积了压应力缓冲层后，NMOS晶体管的源漏电流不受影响，从而说明淀积压应力缓冲层不影响NMOS晶体管电子迁移率的提高。
在本发明的一个具体实施例中，所述压应力缓冲层209为二氧化硅，然而应该认识到，根据实际情况，所述压应力缓冲层209还可以为其它材料，只需其具有压应力缓冲的作用及刻蚀阻挡层的作用即可。
在本发明的一个具体实施例中，所述张应力薄膜208为张应力氮化硅，然而应该认识到，根据实际情况，所述张应力薄膜208还可以为其它材料，只需其能产生张应力即可。
在本发明的一个具体实施例中，所述压应力薄膜210为压应力氮化硅，然而应该认识到，根据实际情况，所述压应力薄膜210还可以为其它材料，只需其能产生张应力即可。
综上所述，本发明提供了一种实现双应力应变技术的方法，该方法在淀积压应力薄膜之前淀积了压应力缓冲层，从而在保证提高PMOS空穴迁移率的同时，避免了压应力薄膜与PMOS晶体管有源区上的金属硅化物直接接触，降低了因压应力薄膜的压应力作用而造成的金属硅化物迁移，减轻了对有源区金属硅化物边缘下面的硅产生的损伤，降低了源漏泄露电流，提高了器件性能。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (5)

1.一种实现双应力应变技术的方法，其特征在于，该方法包括如下步骤：
提供半导体衬底，其中，所述半导体衬底上已完成NMOS晶体管及PMOS晶体管的制作；
在所述NMOS晶体管及PMOS晶体管上制备金属硅化物；
淀积张应力薄膜，所述张应力薄膜覆盖所述NMOS晶体管及PMOS晶体管；
去除所述PMOS晶体管上的张应力薄膜；
淀积压应力缓冲层，所述压应力缓冲层覆盖所述NMOS晶体管及PMOS晶体管；
在所述压应力缓冲层上淀积压应力薄膜，所述压应力薄膜覆盖所述NMOS晶体管及PMOS晶体管；
去除所述NMOS晶体管上的压应力薄膜；以及
沉积层间电介质，对所述层间电介质进行光刻及刻蚀，并制备金属电极。
2.如权利要求1所述的实现双应力应变技术的方法，其特征在于，所述压应力缓冲层为二氧化硅。
3.如权利要求2所述的实现双应力应变技术的方法，其特征在于，所述二氧化硅的厚度为10～100埃。
4.如权利要求1所述的实现双应力应变技术的方法，其特征在于，所述张应力薄膜为张应力氮化硅。
5.如权利要求1所述的实现双应力应变技术的方法，其特征在于，所述压应力薄膜为压应力氮化硅。
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