TW201431007A - 半導體裝置結構及形成互補式金屬氧化物半導體積體電路結構之方法 - Google Patents

半導體裝置結構及形成互補式金屬氧化物半導體積體電路結構之方法 Download PDF

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Abstract

提供數種用於形成CMOS積體電路結構的方法，該等包含：進行第一植入製程用以對半導體基板之區域進行暈環植入與源極和汲極延伸部植入中之至少一者，然後在該半導體基板的另一區域中形成應力源區。此外，提供一種半導體裝置結構，該結構包含鄰近閘極電極結構而埋入半導體基板的應力源區，該埋藏應力源區有一表面與一介面在該表面的法線方向相差小於約8奈米，其中該介面係形成於該閘極電極結構與該基板之間。

Description

半導體裝置結構及形成互補式金屬氧化物半導體積體電路結構之方法
本發明大致有關於一種形成CMOS積體電路結構之方法以及有關於一種半導體裝置結構，且更特別的是，有關於形成具有帶應變PMOS裝置之CMOS積體電路結構的方法以及有關於數種帶應變半導體裝置結構。
當今積體電路(IC)大部份是用也稱為金屬氧化物半導體場效電晶體(MOSFET)或簡稱MOS電晶體的複數個互連場效電晶體(FET)實作。傳統上，當今積體電路是用將會形成於有給定表面積之晶片上的數百萬個MOS電晶體實作。用以構造當今積體電路的常用技術是由互補金屬氧化物半導體(CMOS)技術提供。利用CMOS技術的目前IC設計係使用互補及對稱地成對的P型金屬氧化物半導體場效電晶體(也稱為P型通道MOS電晶體或PMOS電晶體)與N型金屬氧化物半導體場效電晶體(也稱為N型通道MOS電晶體或NMOS電晶體)用以實作邏輯功能及建立各種邏輯結構。
IC製造的趨勢是要在單一晶片上加入愈來愈多的邏 輯電路結構以及同時改善邏輯電路結構的效能。結果，邏輯電路在晶片上所佔用的給定面積已穩定地減少，這導致可縮放實現邏輯電路結構的MOS結構及裝置。不過，縮放不僅能夠改善晶片效能，也增加愈來愈多在縮小MOS結構及裝置至較小尺寸時要應付的挑戰。
達成改善當今電路之效能的方法之一的技術係施加機械應力至個別電晶體以在電晶體中誘發應變區。特別是，經正確地誘發的應變可用來增加多數載子(PMOS電晶體為電洞而NMOS電晶體為電子)在MOS電晶體之通道中的移動率。提供正確應變的方法之一是形成覆於電晶體上的雙應力層(DSL)，它也稱為“雙應力襯裡”。拉伸應力層形成於NMOS電晶體上方以及壓縮應力層形成於PMOS電晶體上方。進一步增加電洞在PMOS電晶體之通道中的移動率可藉由在通道兩端埋入矽鍺以賦予通道壓縮應力，然而在通道兩端埋入碳化矽以賦予通道拉伸應力有可能進一步增加電子在NMOS電晶體之通道中的移動率。
習知CMOS製造技術是在形成閘極電極後在PMOS電晶體之通道的兩端埋入矽鍺應力源區(silicon germanium stressor region)。隨後，進行用以形成暈環區及/或源極和汲極延伸區的PMOS植入，接著是用以形成暈環區(halo region)及/或源極和汲極延伸區的NMOS植入步驟。
以下用第1a圖至第1e圖解釋先前技術的示範技術。如第1a圖所示，CMOS積體電路100的製造是以提供半導體基板102開始，例如矽基板。在半導體基板102之一部份中形成PMOS區104以及在另一部份中形成NMOS區106。這兩個區域用 電性隔離結構隔開，例如淺溝槽隔離(STI)108。PMOS電晶體111的閘極電極結構110覆於PMOS區104上，以及NMOS電晶體113的閘極電極結構112覆於NMOS區106上。閘極電極結構110包含閘極絕緣體114與導電閘極電極116。閘極電極結構112包含閘極絕緣體118與導電閘極電極120。示範閘極絕緣體由二氧化矽、高k電介質常數絕緣體或熟諳此技術領域者所習知的任何其他適當絕緣材料給出。導電閘極電極116及120可為例如多晶矽或金屬。熟諳此技術領域者明白，取決於確切的製程，在執行閘極最先整合(gate-first integration)時，薄氮化矽(SiN)襯裡可用來覆蓋及保護高k/金屬閘極結構。
如第1b圖所示，形成側壁間隔體122於閘極電極結構110的側壁上，繼續CMOS積體電路100的製造。傳統上，側壁間隔體122可為二氧化矽或氮化矽，並且可在非等向性蝕刻製程(例如，反應性離子蝕刻法(RIE))後，藉由毯覆式沉積(blanket deposit)一層側壁間隔體材料123來形成。在蝕刻側壁間隔體期間，用經微影圖案化之蝕刻遮罩126(例如，經圖案化之光阻)保護覆於NMOS區106上的側壁間隔體材料123免受非等向性蝕刻。
根據先前技術的製造技術，隨後用閘極電極結構110及其相關側壁間隔體122作為蝕刻遮罩，蝕刻出PMOS區104的凹處124。在凹處蝕刻製程(未圖示)期間用經微影圖案化之蝕刻遮罩126保護NMOS區106使得凹處124對齊PMOS電晶體111的閘極電極結構110。如第1b圖所示，凹處124接壤STI 108。
在蝕刻凹處124後，移除蝕刻遮罩126以及用矽鍺材料填充凹處124以形成埋藏矽鍺(eSiGe)128，如第1c圖所示。 eSiGe 128可用熟諳此技術領域者所習知的選擇性磊晶成長製程成長。包圍凹處124的結晶材料作為選擇性磊晶成長製程中用以成長單晶矽鍺的成核部位。如果導電閘極電極116為多晶矽，則多晶矽作為用以沉積多晶矽鍺129的成核部位。矽鍺不成長於絕緣層(例如，側壁間隔體122)上，側壁間隔體材料123的其餘部份覆於NMOS區106及STI 108上，因為成長製程有選擇性。在成長eSiGe 128後，可移除側壁間隔體122與側壁間隔體材料123的其餘部份。
如第1d圖所示，源極和汲極延伸區132經形成與有側壁間隔體134形成於閘極電極結構110兩側的閘極電極結構110對齊。源極和汲極延伸區132用將硼離子植入於PMOS區104及eSiGe 128中的離子植入步驟162形成。NMOS電晶體113同時用覆蓋閘極電極結構112的經微影形成之光阻遮罩136與NMOS區106的側壁間隔體134保護，使得在此加工階段，形成源極和汲極延伸區132於PMOS區104中。
在形成源極和汲極延伸區132於PMOS區104中後，相符之源極和汲極延伸部植入製程164係應用於NMOS電晶體113，如第1e圖所示。在進行NMOS區106的源極和汲極延伸部植入步驟164時，用光阻遮罩146保護及覆蓋PMOS電晶體111，光阻遮罩146是在進行植入步驟164之前用習知微影技術技術形成於PMOS區104上方。結果，在NMOS區106中形成與NMOS 113之閘極電極結構對齊的源極和汲極延伸區153。
如第1a圖至第1e圖所解釋的CMOS製造方法係舉例說明單一CMOS裝置的CMOS製造。不過，如上述，實作習知 IC之數百萬個MOS結構及裝置的設計係取決於製造中所應用之晶片。取決於製造中之裝置的設計，實作之IC可能不僅包含一種邏輯電路，例如SRAM，也可能包含其他邏輯裝置，例如用於輸入/輸出應用的厚閘極氧化物裝置以及所謂低Vth或高Vth電晶體具有較低或較高閾值電壓的特殊裝置等等。結果，典型CMOS製造流程的實際植入數可能與在典型CMOS製造流程形成矽鍺區後執行用以源極和汲極延伸部植入的植入製程有6至10個不同。每個植入需要光阻遮罩在植入期間保護其他裝置，例如用電漿剝離製程在各個植入後移除光阻遮罩，以及隨後應用鈍化清洗製程。剝離製程與鈍化清洗製程這兩個製程本質上會消耗少量的表面矽以便有效清洗基板表面。不過，少量消耗表面會累積成大量的活性矽損失，這甚至對矽鍺很嚴峻，因為它的蝕刻速率高於矽。
第1f圖圖示在形成側壁間隔體184以及植入源極和汲極192於PMOS區104之後的PMOS裝置111。間隔體184對應於用於對齊源極和汲極192的間隔體1結構，同時間隔體182對應於用於植入源極和汲極延伸區132的間隔體0結構。閘極電極結構180示意圖示根據閘極最先技術的閘極電極堆疊或根據閘極最後或取代閘極技術的假性閘極電極。
如第1f圖所示，閘極電極結構180四周的活性矽損失量用箭頭H表示，其係圖示在源極和汲極192(其延伸部在第1f圖用虛線表示以便在視覺上讓這兩個表面位準彼此相關)處之基板表面與閘極電極結構180配置於上面之基板表面的表面位準高度差。本案發明人發現，在習知CMOS製造流程期間，如以上所解釋的習知製造步驟在閘極形成和間隔體1形成之間所進行的清 洗及鈍化步驟造成有8奈米左右的活性矽損失H。
如第1f圖所示，在PMOS區104之PMOS電晶體111之閘極電極結構180四周的活性矽損失H造成在閘極電極結構180四周的基板表面凹陷。由於在閘極電極結構180四周的基板表面凹陷，預料PMOS電晶體111在操作期間會出現扭曲的電流，這在第1f圖以箭頭A圖示。熟諳此技術領域者會了解，基板表面在PMOS電晶體111之閘極電極結構180四周的凹陷因此有助於增加PMOS電晶體111的寄生電阻。一般而言，習知CMOS製造流程造成基板表面在PMOS電晶體之閘極電極四周凹陷因此會減少習知PMOS電晶體以及習知CMOS結構及裝置的導通電流及切換速度。
鑑於以上討論，亟須CMOS積體電路結構之製造方法以及提供有較高導通電流及較高切換速度之CMOS結構的半導體裝置結構。此外，亟須與習知PMOS結構相比有增強固化及切換特性的PMOS積體電路結構。
尤其，亟須CMOS積體電路結構之形成方法以及有增強效能的半導體裝置結構，特別是，閘極電極四周活性矽損失量減少的結構，甚至避免閘極電極四周有任何活性矽損失。
為供基本理解本發明的一些態樣，提出以下簡化的總結。此總結並非本發明的窮舉式總覽。它不是想要識別本發明的關鍵或重要元件或者是描繪本發明的範疇。唯一的目的是要以簡要的形式提出一些概念作為以下更詳細之說明的前言。
根據本揭示內容，形成CMOS積體電路結構的方法 包括下列步驟：執行第一植入製程用以對半導體基板之一區域進行暈環植入製程與源極和汲極延伸部植入製程中之至少一者，然後在該半導體基板的另一區域中形成應力源區。在本文的特定示範具體實施例中，該應力源區係形成於半導體基板的PMOS區中。
根據本揭示內容，一種半導體裝置結構，其係包含：鄰近閘極結構而埋入半導體基板的應力源區，該埋藏應力源區有一表面與一介面在該表面的法線方向相差小於約8奈米或小於約1.8奈米或小於1奈米，其中該介面係形成於該閘極結構與該基板之間。
在一個態樣中，本揭示內容提供形成CMOS積體電路結構的方法，其中該方法包括下列步驟：提供第一電晶體區及第二電晶體區的半導體基板，各具有閘極結構，形成第一遮罩結構於該半導體基板上方，遮罩該第一電晶體區並暴露該第二電晶體區之至少一部份，執行第一植入製程，其係包括：對該第二電晶體區之該暴露部份進行暈環植入與源極和汲極延伸部植入中之至少一者，移除該第一遮罩結構，然後形成第二遮罩結構於該半導體基板上方，該第二遮罩結構遮罩該第二電晶體區並暴露該第一電晶體區之至少一部份。該方法更包括：在該第一電晶體區之該暴露部份內形成應力源部(stressor portion)以及在該第二電晶體區中形成N型源極和汲極。
根據本揭示內容的另一態樣，提供形成CMOS積體電路結構的方法，其中該方法包括下列步驟：在半導體基板中提供至少一個P型阱區與至少一個N型阱區，在該至少一個N型阱區上方形成第一遮罩，該第一遮罩暴露該至少一個P型阱區之至 少一部份，執行第一植入製程，用以在該至少一個P型阱區之該暴露部份中形成暈環區與源極和汲極延伸區中之至少一者，移除該第一遮罩，形成第二遮罩於該至少一個P型阱區上方，該第二遮罩暴露該至少一個N型阱區之至少一部份，以及在該至少一個N型阱區之該暴露部份中形成一個或多個應力源區。
根據本揭示內容的另一態樣，提供一種半導體裝置結構，該結構包含：有第一區的半導體基板，形成於該第一區中而在該基板上定義閘極表面部份的第一閘極結構，以及鄰近該第一閘極結構而埋入該基板的至少一個應力源區，該應力源區在該基板上定義應力源區表面。該閘極表面部份與該應力源區表面在與該基板表面垂直之方向的高度差係小於約8奈米。
本揭示內容的某些具體實施例有除上述以外或取代上述的其他態樣或由上述顯而易見的態樣。熟諳此技術領域者在閱讀以下結合附圖的詳細說明後會明白該等態樣。
100、200‧‧‧CMOS積體電路
102、202、302‧‧‧半導體基板
104、204、304‧‧‧PMOS區
106、206、306‧‧‧NMOS區
108‧‧‧淺溝槽隔離(STI)
110、112、180、210、212‧‧‧閘極電極結構
111、211、311‧‧‧PMOS電晶體
113、213、313‧‧‧NMOS電晶體
114、118、214、218‧‧‧閘極絕緣體
116、120、216、220、316‧‧‧導電閘極電極
122、134、184、252、254‧‧‧側壁間隔體
123‧‧‧側壁間隔體材料
124、228、328‧‧‧凹處
126‧‧‧經微影圖案化之蝕刻遮罩
128‧‧‧埋藏矽鍺(eSiGe)
129‧‧‧多晶矽鍺
132‧‧‧源極和汲極延伸區
136‧‧‧經微影形成之光阻遮罩
146‧‧‧光阻遮罩
153‧‧‧源極和汲極延伸區
162‧‧‧離子植入步驟
164‧‧‧相符源極和汲極延伸部植入製程
182‧‧‧間隔體
192‧‧‧源極和汲極
208‧‧‧淺溝槽隔離(STI)區
224‧‧‧蝕刻遮罩圖案
226‧‧‧遮罩圖案
227‧‧‧非等向性蝕刻製程
229‧‧‧矽鍺材料層
232、244‧‧‧源極和汲極延伸區
240‧‧‧埋藏矽鍺(eSiGe)
242‧‧‧遮罩圖案
245、246‧‧‧源極和汲極區
262、264‧‧‧植入製程
300‧‧‧CMOS積體電路
308‧‧‧STI區
310、312‧‧‧閘極電極結構
322‧‧‧單一側壁間隔體
323‧‧‧側壁間隔體材料
326‧‧‧遮罩圖案
327‧‧‧蝕刻製程
329‧‧‧矽鍺材料
330‧‧‧通道區
332、344‧‧‧源極和汲極延伸區
333‧‧‧源極和汲極區
334‧‧‧附加側壁間隔體
364‧‧‧植入製程
A‧‧‧箭頭
H‧‧‧活性矽損失
參考以下結合附圖的說明可明白本揭示內容，其中類似的元件係以相同的元件符號表示。
第1a圖至第1e圖根據先前技術以橫截面圖示意圖示製造CMOS結構的習知流程；第1f圖根據先前技術示意圖示以橫截面圖在源極和汲極區形成後的習知PMOS裝置；第2a圖至第2g圖示意圖示本揭示內容的具體實施例，其係有關於根據本揭示內容之數個態樣用以製造CMOS積體電路結構 的方法以及根據本揭示內容之具體實施例的半導體裝置結構；以及第3a圖至第3e圖示意圖示本揭示內容的替代具體實施例，其係有關於根據本揭示內容之數個態樣用以製造CMOS積體電路結構的方法以及根據本揭示內容之替代具體實施例的半導體裝置結構。
儘管本發明容易做成各種修改及替代形式，本文仍以附圖為例圖示幾個本發明的特定具體實施例且詳述其中的細節。不過，應瞭解本文所描述的特定具體實施例不是想要把本發明限定成本文所揭示的特定形式，反而是，本發明是要涵蓋落入由隨附申請專利範圍定義之本發明精神及範疇內的所有修改、等價及替代性陳述。
以下的詳細說明在本質上只是用來圖解說明而非旨在限制本揭示內容或應用以及只是圖解說明本揭示內容的數個態樣。此外，希望不受【發明所屬之技術領域】、【先前技術】、【發明內容】或【實施方式】之中明示或暗示的理論約束。
以下充分詳述數個具體實施例使得熟諳此技術領域者能製作及使用本發明。應瞭解，基於本揭示內容顯然仍有其他的具體實施例，以及在不脫離本發明範疇的情形下，可做出系統、結構、方法或機械改變。在以下的說明中，給出許多特定細節是為了讓讀者徹底了解本發明。不過，顯然在沒有該等特定細節下仍可實施本揭示內容經圖解說明的各種態樣及具體實施例。為了避免混淆本揭示內容，因此不揭示一些眾所周知之電路、系統組 構、結構組構及製程步驟的全部細節。
圖示系統具體實施例的附圖為半圖解式且不按比例繪製，特別是，圖中有些尺寸只為了圖示清楚而加以誇大。同樣，儘管附圖中的視圖為了便於描述而大致以相同的方向圖示，然而大部份是用任意的方式描繪附圖。大體而言，可用任何方位操作本發明的具體實施例。
揭示及描述具有一些共用特徵的多個具體實施例，為了闡明及便於圖解說明、描述及理解，為求描述方便起見，相同及類似的特徵通常用相同的元件符號表示。為求描述方便起見，用一或更多共用圖表描述各種不同的具體實施例。應瞭解，這不是旨在賦予任何其他意義或提供本發明的任何限制。以第一具體實施例、第二具體實施例等等來編號的具體實施例是為了便於描述而非旨在賦予任何其他意義或提供本發明的限制。
此時用附圖描述本揭示內容。示意圖示各種結構、系統及設備的附圖只是用來解釋以及避免熟諳此技術領域者所熟知的細節混淆本揭示內容。儘管如此，仍納入附圖以描述及解釋本揭示內容的示範實施例。應使用與相關技術領域之技術人員所熟悉之意思一致的方式理解及解釋用於本文的字彙及片語。本文沒有特別定義的術語或片語(亦即，與熟諳此技術領域者所理解之普通慣用意思不同的定義)是想要用術語或片語的一致用法來暗示。在這個意義上，希望術語或片語具有特定的意思時(亦即，不同於熟諳此技術領域者所理解的意思)，則會在本專利說明書中以直接明白地提供特定定義的方式清楚地陳述用於該術語或片語的特定定義。
可設計有數百萬個電晶體的積體電路(IC)。許多IC用也被稱為場效電晶體(FET)或MOSFET的金屬氧化物半導體(MOS)電晶體設計。儘管術語“MOS電晶體”嚴格而言是意指具有金屬閘極電極及氧化物閘極絕緣體的裝置，然而該術語在本文是用來指稱有位於在半導體基板上方之閘極絕緣體(不論氧化物或者是其他絕緣體)上方之導電閘極電極(不論金屬或者是其他導電材料)的任何半導體裝置。熟諳此技術領域者了解MOS電晶體可製造成P型通道電晶體或PMOS電晶體以及N型通道電晶體或NMOS電晶體，而兩者可製造成具有或沒有移動率增強作用的應力源特徵或應變誘發作用的特徵。熟諳此技術領域者了解應力與應變係經由拉伸模數相關。電路設計者可混合及匹配裝置類型，使用PMOS與NMOS電晶體，加應力及不加應力，以利用各種裝置的最佳特性來適合所設計的電路。
根據本揭示內容的一些態樣，提供用於形成CMOS積體電路結構的方法，在執行半導體基板之NMOS區的源極和汲極延伸部植入及/或暈環區植入後，其係根據該結構，在半導體基板的PMOS區中形成埋藏矽鍺。根據本文的某些具體實施例，在形成源極和汲極延伸區及/或暈環區於半導體基板的NMOS區之後以及在形成源極和汲極延伸區及/或暈環區於半導體基板的PMOS區的植入製程之前的CMOS製造流程中，可能形成例如包含埋藏矽鍺的應力源區於半導體裝置的PMOS區。根據本文的替代具體實施例，在植入源極和汲極延伸區及/或暈環區於半導體基板的PMOS區之後，可能形成例如包含埋藏矽鍺的應力源區。
根據本揭示內容的另一態樣，提供一種半導體裝置 結構，該半導體裝置結構有半導體基板以及有閘極結構形成於該半導體基板中，該閘極結構在該基板上定義閘極表面部份，以及至少一個應力源區以鄰近該閘極結構的方式埋入該基板，該應力源區在該基板上定義應力源區表面。該閘極表面部份與該應力源區表面在與該基板表面垂直之方向的高度差可小於約8奈米。
在描述以下附圖時，根據本揭示內容的各種示範具體實施例說明用於形成CMOS積體電路(IC)結構及/或積體電路(IC)之相應結構的方法以及本揭示內容之半導體裝置結構的各種具體實施例。所提及之製程步驟、程序及材料應被視為只是當作設計成向本技術領域中一般技術人員圖解說明用於實施本發明之方法的示範具體實施例。不過，應瞭解，本發明不受限於該等示範具體實施例。IC結構的圖示部份可僅僅包含單一CMOS IC結構，然而熟諳此技術領域者會認識到實際IC可包含大量的這種結構。根據本揭示內容的圖示MOS電晶體可與上述MOS電晶體111及113類似。製造IC結構的各種步驟為眾所周知，因此為求說明簡潔，只是簡要地提及或完全省略許多習知步驟而不提供習知的製程細節。
第2a圖至第2g圖根據本揭示內容的各種具體實施例以橫截面圖示意圖示經設計成以及可用來減少在製造CMOS積體電路(IC)結構期間之前述問題的方法步驟。附圖只圖示兩個電晶體結構，即一個NMOS電晶體結構與一個PMOS電晶體結構，然而熟諳此技術領域者會明白CMOS IC結構可包含大量的各種裝置，例如，數百萬個電晶體。
如第2a圖所示，CMOS積體電路200的製造係以提 供半導體基板202開始。半導體基板202可為矽、混合鍺的矽或混合其他元素的矽，這在半導體工業為常見的情形，以及為了方便，以下簡稱它為半導體或者是矽基板。該基板可為塊矽晶圓(如圖示)或絕緣體上覆矽(SOI)結構。在SOI結構中，半導體基板202為被絕緣層支撐的一層薄薄的單晶半導體材料，接著該絕緣層用支撐基板支撐。
如第2a圖所示，在半導體基板202的一部份中形成PMOS區204以及在半導體基板202的另一部份中形成NMOS區206。這兩個區域204、206可用電性隔離結構(例如，淺溝槽隔離(STI)區208)分離。在SOI結構中，STI區208可能延伸穿過半導體層至底下的絕緣層。PMOS區204可摻雜N型導電性決定摻雜雜質，例如磷或砷，以形成N型阱區。不過，熟諳此技術領域者會明白，PMOS區204替換地可保持不摻雜或僅僅輕度摻雜。NMOS區206摻雜P型導電性決定摻雜雜質，例如硼，以形成P型阱區。不過，熟諳此技術領域者會明白，NMOS區206替換地可保持不摻雜或僅僅輕度摻雜。例如用多個離子植入製程可各自建立區206及204中的正確摻雜濃度及摻雜分布。
如第2b圖所示，形成覆於PMOS區204上之PMOS電晶體211的閘極電極結構210以及覆於NMOS區206上之NMOS電晶體213的閘極電極結構212，繼續CMOS積體電路200的製造。PMOS電晶體211的閘極電極結構210包含閘極絕緣體214與導電閘極電極216。NMOS電晶體213的閘極電極結構212包含閘極絕緣體218與導電閘極電極220。閘極絕緣體214及218可為根據所建置之積體電路功能來選擇的二氧化矽、電介質常數k大 於4的高電介質常數絕緣體、任何其他絕緣材料、或彼等之組合。閘極絕緣體214及218可為相同的材料，但是不必相同。導電閘極電極216及220，例如，可為多晶矽、金屬、任何其他導電材料、或彼等之組合。導電閘極電極216及220的材料也可根據所建置的積體電路功能來選擇。這兩個導電閘極電極216及220可包含相同或不同材料。
如第2c圖所示，根據一個具體實施例，形成在PMOS區204上方的蝕刻遮罩圖案224，繼續CMOS積體電路200的製造。熟諳此技術領域者明白，可微影圖案化蝕刻遮罩圖案224。蝕刻遮罩圖案224，例如，可為由沉積氧化物或光阻材料或其他絕緣材料組成的帶圖案層。藉由執行植入製程262，形成與NMOS區206中之閘極電極結構212對齊的源極和汲極延伸區232。源極和汲極延伸區232可接壤STI 208，如第2c圖所示。替換地或附加地，可進行暈環植入製程以便調整製造中之NMOS電晶體213的閾值電壓與擊穿性質(punch-through properties)。熟諳此技術領域者會明白，用一個或多個假性間隔體及/或襯裡間隔體(未圖示)可調整源極和汲極延伸區232及/或暈環區(未圖示)與閘極電極結構212的橫向偏移距離。用允許植入摻雜物在閘極電極結構212之下擴散到一定程度的後續退火製程，可進一步調整源極和汲極延伸區232的橫向偏移。熟諳此技術領域者會明白，PMOS區204在形成NMOS區206之源極和汲極延伸區232及/或暈環區(未圖示)的植入製程262中有受到保護。
在NMOS區206中形成源極和汲極延伸區232及/或暈環區(未圖示)後，根據一個具體實施例，如第2d圖所示，繼續 CMOS積體電路200的製造。用微影技術在NMOS區206上方形成遮罩圖案(masking pattern)226以便在後續加工期間覆蓋及保護NMOS區206。遮罩圖案226，例如，可為由沉積氧化物或光阻材料或其他絕緣材料組成的帶圖案層。在遮罩圖案226覆於NMOS區206上時，可進行非等向性蝕刻製程227，例如反應性離子蝕刻(RIE)製程，以便在PMOS區204中形成與PMOS電晶體211之閘極電極結構210對齊的凹處228。熟諳此技術領域者明白，凹處228可接壤STI 208，如第2d圖所示。遮罩圖案226在非等向性蝕刻製程227期間覆蓋NMOS電晶體213及NMOS區206。
在蝕刻凹處228後，用矽鍺材料填充凹處228以形成埋藏矽鍺(eSiGe)240，如第2e圖所示，以及可移除遮罩圖案226。矽鍺材料可用熟諳此技術領域者所習知的選擇性磊晶成長製程成長。在該選擇性磊晶成長製程中，可調整成長條件使得矽鍺材料只成長於結晶材料上。根據一些示範實施例，在閘極電極結構210上可形成矽鍺材料層229。這對本揭示內容不構成任何限制，或者，層229可為覆蓋層使得矽鍺材料不會沉積於閘極電極結構210上。包圍凹處228的結晶材料作為用於成長單晶矽鍺的成核部位。如果導電閘極216為多晶矽，則該多晶矽作為用於沉積多晶矽鍺240的成核部位。由於該成長製程有選擇性，因此矽鍺材料不成長於絕緣層(例如，STI區208)上。熟諳此技術領域者會了解，可能不再摻雜eSiGe 240，或者，可用例如硼離子原位摻雜。
根據一些示範具體實施例，eSiGe 240可具有2至75%的鍺含量，30至50%為較佳，以及30至40%更佳。根據替代 示範具體實施例，鍺含量可在5至30%之間，在10至25%之間為較佳，以及在10至20%之間更佳。
熟諳此技術領域者會明白，eSiGe 240可具有均勻的鍺含量分布或者可具有變動的鍺含量分布。在顯示變動鍺含量分布的具體實施例中，eSiGe 240在深度方向的鍺含量，尤其是在與基板表面之法線平行的方向，可改變以便形成所欲之含量分布，使得鍺含量在深度方向隨著深度增加而增加。特別是，相應變動之鍺含量分布在靠近半導體基板之上表面位準有相對低的鍺含量以及在凹處(在第2d圖的228)底面有相對高的鍺含量。
在本文的一些示範具體實施例中，該變動鍺含量分布可為階化含量分布(graded content profile)，例如，eSiGe 240可實際由不同的矽鍺層構成，各矽鍺層有預定含量的鍺。例如，示範階化含量分布可由矽鍺層的兩層堆疊給出，第一矽鍺層有25至75%的鍺含量、30至50%為較佳、以及30至40%更佳，以及第二矽鍺層沉積於該第一層上，其中第二矽鍺層可具有5至30%的鍺含量，10至25%為較佳，以及10至20%更佳。根據一示範實施例，第二矽鍺層可具有1至20奈米或5至15奈米或5至10奈米或5奈米左右的厚度。熟諳此技術領域者會明白，可實現其他階化分布及/或厚度，例如，用多個層堆疊。
如第2f圖所示，根據一具體實施例可形成源極和汲極延伸區244，源極和汲極延伸區244係與PMOS區204中之PMOS電晶體211的閘極電極結構210對齊，藉此在埋藏矽鍺eSiGe 240內形成源極和汲極延伸區244。熟諳此技術領域者明白，在PMOS區204中形成源極和汲極延伸區244可藉由在覆蓋NMOS電晶體 213的NMOS區206上方形成遮罩圖案242而實現。遮罩圖案242可用習知微影技術形成。遮罩圖案242，例如，可為由沉積氧化物或光阻材料或其他絕緣材料組成的帶圖案層。在形成遮罩圖案242後，可進行植入製程264用以在PMOS區204中形成源極和汲極延伸區244於eSiGe 240內。熟諳此技術領域者明白，由植入製程264形成的源極和汲極延伸區244使用常有薄側壁間隔體(未圖示)的閘極電極結構210作為用於以自對準方式形成源極和汲極延伸區244的植入遮罩。
繼續CMOS積體電路200的製造，如第2g圖所示。在移除NMOS區206上方的遮罩圖案242後，可形成鄰近閘極電極結構210及212的側壁間隔體252及254。根據一具體實施例，側壁間隔體252及254的形成可藉由毯覆式沉積一層側壁間隔體材料(未圖示)，然後用非等向性蝕刻製程蝕刻。
接下來，各自在NMOS區206與PMOS區204內可形成源極和汲極區。源極和汲極區246、245，例如，可用離子植入製程形成。藉由植入硼離子於PMOS區204以及進入及穿過eSiGe 240，可形成PMOS電晶體211的源極和汲極區245。同樣，藉由植入磷或砷離子於NMOS區206，可形成NMOS電晶體213的源極和汲極區246。如果半導體基板202為SOI基板，根據示範具體實施例，則深源極和汲極區可被設計成由基板表面延伸至底下氧化物層。如第2g圖所示，可形成各自與側壁間隔體252及254對齊的NMOS電晶體213之源極和汲極區246與PMOS電晶體211之源極和汲極區245。熟諳此技術領域者會明白，在一些具體實施例中，NMOS電晶體213的源極和汲極區246與PMOS電 晶體211的源極和汲極區245可接壤STI區208，如第2g圖所示。
以下用第3a圖至第3e圖描述本揭示內容的其他具體實施例。第3a圖圖示在第2b圖之CMOS積體電路200加工後之加工階段期間的CMOS積體電路300。在形成PMOS電晶體311的閘極電極結構310於PMOS區304中以及形成NMOS電晶體313之閘極電極結構312於NMOS區306中後，各自在PMOS區304與NMOS區306中形成各自與閘極電極結構310及312對齊的源極和汲極延伸區332及344以及STI區308，如第3a圖所示。替換地或附加地，在NMOS區306及/或PMOS區304內可形成修改(tailor)閾值電壓和擊穿性質的暈環區(未圖示)。
根據一些示範具體實施例，可藉由形成第一遮罩圖案(未圖示)於PMOS區304與NMOS區306中之一者上方用以遮罩第一區以及讓第二區無遮蓋，進行第一植入製程用以在第二區中形成源極和汲極延伸區，移除覆蓋第一區的遮罩圖案，形成第二遮罩圖案於第二區上方用以覆蓋第二區以及讓第一區無遮蓋，進行第二植入製程用以在第一區中形成源極和汲極延伸區以及移除在第二區上方的遮罩圖案，實現源極和汲極延伸區332及344的形成。熟諳此技術領域者會明白，替換地或附加地，可進行用以植入暈環區(未圖示)的相應製程順序。
第3a圖的示範具體實施例係圖示在如上述形成源極和汲極延伸區332及344於NMOS區306中後形成於NMOS區306上方而覆蓋NMOS電晶體313以及讓PMOS區302無遮蓋的遮罩圖案326。遮罩圖案326可用微影技術形成。熟諳此技術領域者明白，遮罩圖案326，例如，可為由沉積氧化物或光阻材料或 任何其他絕緣材料組成的帶圖案層。在形成遮罩圖案326後，進行植入製程364用以形成源極和汲極延伸區344於PMOS區304中。熟諳此技術領域者了解，PMOS區304中的源極和汲極延伸區344與PMOS電晶體311的閘極電極結構310對齊以及接壤STI區308。
繼續CMOS積體電路300的製造，形成PMOS電晶體311與NMOS電晶體313之閘極電極結構310及312的側壁間隔體。根據一示範具體實施例，側壁間隔體係藉由沉積側壁間隔體材料323於PMOS區304及NMOS區306上方而形成。第3b圖係圖示在相應沉積製程(未圖示)完成後的CMOS積體電路300。該側壁間隔體材料可為氧化物、氮化物或任何其他適當絕緣體中之一者，以及根據示範具體實施例，可用毯覆式沉積製程形成，如第3b圖所示。
如第3c圖所示，繼續CMOS積體電路300的製造，根據一示範具體實施例，進行蝕刻製程327用以形成側壁間隔體322於PMOS電晶體311之閘極電極結構310的側壁上。可藉由在如第3a圖及第3b圖所示的毯覆式沉積製程後，進行非等向性蝕刻製程，例如反應性離子蝕刻法(RIE)，形成側壁間隔體322。雖然第3c圖圖示在PMOS電晶體311之閘極電極結構310各側的單一側壁間隔體322，然而熟諳此技術領域者了解，不同的加工實作可能需要一個或多個獨立間隔體以及可能形成相應數目的個別側壁間隔體。在蝕刻側壁間隔體322期間，用帶圖案蝕刻遮罩326可保護覆於NMOS區306上的側壁間隔體材料323不會被蝕刻製程327蝕刻掉。帶圖案蝕刻遮罩326可用微影技術形成。熟諳此 技術領域者明白，帶圖案蝕刻遮罩326，例如，可為由沉積氧化物或光阻或其他絕緣材料組成的帶圖案層。
根據此一具體實施例，利用閘極電極結構310與其相關側壁間隔體322以及STI區308作為對準結構，隨後可形成凹處328於PMOS區304中。熟諳此技術領域者明白，帶圖案蝕刻遮罩326在凹處蝕刻製程327期間保護NMOS區306，如第3c圖所示。
在蝕刻凹處328後，移除蝕刻遮罩326以及用矽鍺材料填充凹處328用以形成埋藏矽鍺(eSiGe)328，如第3d圖所示。根據本文的一些示範具體實施例，可用熟諳此技術領域者所習知的選擇性磊晶成長製程成長eSiGe 328。在該選擇性磊晶成長製程中，可調整成長條件使得只在結晶材料上成長矽鍺(SiGe)。根據一些示範實施例，可成長一層矽鍺材料329於閘極電極結構310上。這對本揭示內容不構成任何限制，或者，該層329可為沒有矽鍺材料沉積於閘極電極結構310上的覆蓋層。在此，包圍凹處328的結晶材料作為用以成長單晶矽鍺的成核部位。如果閘極電極結構310的導電閘極電極316為多晶矽材料，則該多晶矽作為用以沉積多晶矽鍺材料的成核部位。由於該成長製程有選擇性，因此沒有矽鍺材料成長於絕緣層(例如側壁間隔體322)上，側壁間隔體材料323的其餘部份覆於NMOS區306及STI區308上。熟諳此技術領域者會了解，可能不再摻雜eSiGe 328，或者，可用例如硼離子原位摻雜。
熟諳此技術領域者明白，凹處328及隨後形成於凹處328之中的eSiGe 328可對齊半導體基板302，因此，PMOS區 304中之源極和汲極延伸區344與PMOS電晶體311之閘極電極結構310對齊的部份仍在閘極電極結構310下面，如第3c圖及第3d圖所示。此外，熟諳此技術領域者了解，PMOS區304中的源極和汲極延伸區344可調整PMOS電晶體311的閘極長度。
形成於凹處328中的eSiGe 328(第3c圖)對齊PMOS電晶體311的閘極電極結構310以及形成於PMOS電晶體311在PMOS電晶體311之閘極電極結構310底下的通道區330兩端。矽鍺材料有大於晶核(host)矽材料的晶格常數，因此，eSiGe 328賦予通道區330橫向壓縮應力。在PMOS電晶體311之通道區330上的橫向壓縮應力增加多數載子電洞在通道區330中的移動率，因此，用來改善電晶體的效能。
根據一些示範具體實施例，eSiGe 328可具有25至75%的鍺含量、30至50%為較佳、以及30至40%更佳。根據替代示範具體實施例，該鍺含量可在5至30%之間，在10至25%之間為較佳，以及在10至20%之間更佳。
熟諳此技術領域者會明白，eSiGe 328可具有均勻的鍺含量分布，或者，可具有變動的鍺含量分布。在顯示變動鍺含量分布的具體實施例中，eSiGe 328在深度方向(與基板表面之法線平行的方向)的鍺含量可改變以便形成所欲之含量分布，使得鍺含量在深度方向隨著深度增加而增加。特別是，相應變動鍺含量分布在靠近半導體基板上表面位準有相對低的鍺含量以及在凹處(在第3c圖的328)底面有相對高的鍺含量。
在本文的一些示範具體實施例中，該變動鍺含量分布可為階化含量分布，例如eSiGe 328可實際由不同的矽鍺層構 成，各矽鍺層有預定含量的鍺。例如，示範階化含量分布可由矽鍺層的兩層堆疊給出，第一矽鍺層有25至75%的鍺含量、30至50%為較佳、以及30至40%更佳，以及第二矽鍺層設置於該第一層上，其中第二矽鍺層可具有5至30%的鍺含量，10至25%為較佳，以及10至20%更佳。根據一示範實施例，第二矽鍺層可具有1至20奈米或5至15奈米或5至10奈米或5奈米左右的厚度。熟諳此技術領域者會明白，可實現其他階化分布及/或厚度，例如，用多個層堆疊。
根據一些示範具體實施例，在形成eSiGe 328後，可移除側壁間隔體322與側壁間隔體形成材料323的其餘部份。就此情形而言，側壁間隔體322可視為假性側壁間隔體。這對本揭示內容不構成任何限制，以及熟諳此技術領域者會明白，側壁間隔體322可保持鄰近閘極電極結構310及312。
如第3e圖所示，隨後可形成與PMOS區304及NMOS區306之閘極電極結構310及312對齊的源極和汲極區。根據一些示範具體實施例，例如，可用適當的離子植入製程，可形成該源極和汲極區。藉由植入硼離子於PMOS區304以及進入及穿過eSiGe 328，可形成PMOS電晶體311的源極和汲極區332。同樣，藉由植入磷或砷離子於NMOS區306，可形成NMOS電晶體313的源極和汲極區333。PMOS電晶體311與NMOS電晶體313的源極和汲極區332及333對齊源極和汲極延伸區344及332(第3d圖)。熟諳此技術領域者明白，用閘極電極結構310及312和附加側壁間隔體334作為離子植入遮罩的額外離子植入，可形成深源極和汲極區。如前述，藉由毯覆式沉積一層側壁間隔體形成材料， 然後用非等向性蝕刻製程蝕刻，可形成側壁間隔體334。熟諳此技術領域者會明白，另外或替換地，可形成與側壁間隔體322有關的側壁間隔體334，如第3c圖所示。在另外形成側壁間隔體334的情形下，熟諳此技術領域者會了解，側壁間隔體334可形成於側壁間隔體322上。如果半導體基板302為SOI基板，則可將電晶體結構的深源極和汲極設計成可由基板表面延伸至底下的氧化物層。
本揭示內容用圖示具有以STI區隔開之PMOS區及NMOS區的IC結構的附圖來描述示範具體實施例。熟諳此技術領域者會明白，這只是用來圖解說明而且對本揭示內容從而提及的具體實施例不構成任何限制。IC結構可省略相應STI區或上述PMOS區及NMOS區甚至不相互毗鄰反而可隔開使得在其間配置一個或多個其他的電晶體區。
本揭示內容以選擇性成長矽鍺材料來描述一些示範具體實施例。不過，這對本揭示內容不構成任何限制，而且熟諳此技術領域者明白，可植入鍺代替。應注意，植入鍺可讓鍺含量分布有大致平滑的變動鍺含量或在使用有充分尖銳能量分布的適當植入能量時，在所欲之深度實現想要的含量值。
熟諳此技術領域者會明白，本揭示內容提供用於形成CMOS積體電路結構的方法及半導體裝置結構，其係顯示在PMOS電晶體閘極電極結構四周有減少活性矽損失，甚至避免PMOS電晶體閘極電極結構四周的任何活性矽損失。因此，可減少經相應地製成之CMOS電晶體的寄生電阻以及增加切換速度。
熟諳此技術領域者明白，本揭示內容的數個具體實 施例提出把埋入矽鍺材料移到後面位置的CMOS製造流程，尤其是移到植入NMOS電晶體的源極和汲極延伸區及/或暈環區之後。因此，可減少植入次數從而剝離及清洗有暴露埋藏矽鍺之PMOS電晶體的製程數以及埋藏矽鍺的損失材料數量，如果無法避免的話。熟諳此技術領域者會明白，取決於製造中之裝置的設計，所實現的積體電路不僅包含一種邏輯電路，例如SRAM，也可能包含其他邏輯裝置，例如厚閘極氧化物裝置，用於輸入/輸出應用及有較低或較高閾值電壓的特殊裝置，即所謂的低Vth或高Vth電晶體、等等。根據一些示範實施例，可首先加工厚閘極氧化物裝置，然後可加工SRAM裝置及/或特殊裝置。結果，與典型CMOS製造流程相比，可實質減少典型CMOS流程所執行的實際植入數，其係有6至10個不同的植入製程用於植入暴露矽鍺材料的源極和汲極延伸部/暈環。根據本揭示內容的一些示範實施例，矽鍺材料可暴露於0至3或4個遮罩製程。
熟諳此技術領域者會明白，本揭示內容的具體實施例可應用於實作於晶片上的各種電路設計。示範電路設計可包含以下各物中之至少一：SRAM、有較高或較低閾值電壓的厚閘極氧化物裝置及特殊裝置，即所謂的低Vth或高Vth電晶體、等等。熟諳此技術領域者會了解，安排最關鍵邏輯裝置(例如，高效能邏輯裝置)之源極和汲極延伸區及/或暈環區的植入於最後一個步驟以及首先進行比較不重要的植入(例如，厚氧化物植入)是有利的，因為隨後伴隨活性矽損失的摻雜損失會變小。
本揭示內容提供用於形成CMOS積體電路結構的方法，其係包含下列步驟：執行第一植入製程用以對半導體基板之 一區域進行暈環植入製程與源極和汲極延伸部植入製程中之至少一者，然後在該半導體基板的另一區域中形成應力源區，該應力源區在暴露於蝕刻化學品時的蝕刻速率大於鄰近矽基板暴露於該蝕刻化學品時的蝕刻速率。熟諳此技術領域者了解，用蝕刻製程移除之材料數量與該蝕刻製程移除該材料數量之時間間隔之間的關係可定義蝕刻速率。在本文的特定示範具體實施例中，該應力源區係形成於半導體基板的PMOS區中。
熟諳此技術領域者會了解，本揭示內容提出一種當今CMOS製造流程的超簡單變體，其係允許高價值地改善當今積體電路結構及未來積體電路結構，因為所提出的製造流程在形成間隔體1之後與習知的相同。結果，如本揭示內容所述的製造流程顯示與習知加工流程有良好的相容性，因此，很容易引進習知加工流程。熟諳此技術領域者會明白，在一些示範具體實施例中，如附圖所述的製程可繼續執行最終活化退火，例如快速熱退火(RTA)製程，以及矽化及接觸形成製程及/或其他習知加工流程。
熟諳此技術領域者會明白，本揭示內容與附圖有關的各種態樣對定義於申請專利範圍的本發明專利標的不構成任何限制。應瞭解，除了有明確描述的具體實施例以外，加工細節仍可能有未加以明確描述的許多變體，而不脫離本揭示內容的要旨以及定義於隨附專利申請項的保護範疇。在以上說明中，提及許多特定細節，例如厚度，以便讓讀者更了解本揭示內容。熟諳此技術領域者會了解，所提供的許多特定細節可能有設備特定性，因此可能隨著設備的品牌不同而有所不同。不過，熟諳此技術領域者會明白在沒有該等細節下仍可實施本揭示內容。在其他情況 下，不詳述眾所周知的製程以免不必要地混淆本揭示內容。
儘管已用特定絕緣材料、導電材料和沉積材料及該等材料的蝕刻來描述本發明，然而本發明不受限於該等特定材料，不僅僅是它們的特定特徵(例如，保形或非保形)及性能(例如，沉積及蝕刻)，以及熟諳此技術領域者在閱讀本揭示內容後會明白，可換成其他的材料。
以上所揭示的特定具體實施例均僅供圖解說明，因為熟諳此技術領域者在受益於本文的教導後顯然可以不同但等價的方式來修改及實施本發明。例如，可用不同的順序完成以上所提出的製程步驟。此外，除非在以下申請專利範圍有提及，不希望本發明受限於本文所示之構造或設計的細節。因此，顯然可改變或修改以上所揭示的特定具體實施例而所有此類變體都被認為仍然是在本發明的範疇與精神內。因此，本文提出以下的申請專利範圍尋求保護。
200‧‧‧CMOS積體電路
202‧‧‧半導體基板
204‧‧‧PMOS區
206‧‧‧NMOS區
208‧‧‧淺溝槽隔離(STI)區
210、212‧‧‧閘極電極結構
211‧‧‧PMOS電晶體
213‧‧‧NMOS電晶體
214、218‧‧‧閘極絕緣體
216、220‧‧‧導電閘極電極
229‧‧‧矽鍺材料層
232、244‧‧‧源極和汲極延伸區
240‧‧‧埋藏矽鍺(eSiGe)
245、246‧‧‧源極和汲極區
252、254‧‧‧側壁間隔體

Claims (20)

  1. 一種用於形成CMOS積體電路結構的方法，係包含：提供具有第一電晶體區及第二電晶體區的半導體基板，各具有閘極電極結構；形成第一遮罩結構於該半導體基板上方，遮罩該第一電晶體區並暴露該第二電晶體區之至少一部份；對於該第二電晶體區之該暴露部份，進行包含暈環植入與源極和汲極延伸部植入中之至少一者的第一植入製程；移除該第一遮罩結構；以及隨後形成第二遮罩結構於該半導體基板上方，遮罩該第二電晶體區並暴露該第一電晶體區之至少一部份；在該第一電晶體區之該暴露部份內形成應力源部；以及在該第二電晶體區中形成N型源極和汲極區。
  2. 如申請專利範圍第1項所述之方法，更包括，在該應力源部形成後，形成鄰近該等閘極電極結構的間隔體結構，以及進行源極和汲極植入製程，用以形成該N型源極和汲極於該第二電晶體區中。
  3. 如申請專利範圍第1項所述之方法，其中，該應力源部在進行該第一植入製程之後以及在進行第二植入製程之前形成，該第二植入製程包含對於該第一電晶體區的源極和汲極延伸部植入與暈環植入中之至少一者。
  4. 如申請專利範圍第3項所述之方法，其中，形成該應力源部包括：蝕刻進入該第一區之該暴露部份的凹處結構，以及以應變誘發半導體材料填充該凹處結構。
  5. 如申請專利範圍第4項所述之方法，其中，該應變誘發半導體材料包含鍺。
  6. 如申請專利範圍第1項所述之方法，更包括：在形成該應力源部於該第一電晶體區中之前，進行包含對於該第一電晶體區的暈環植入與源極和汲極延伸部植入中之至少一者的第二植入製程。
  7. 如申請專利範圍第6項所述之方法，其中，形成該應力源部包括：蝕刻進入該第一區之該暴露部份的凹處結構，以及以應變誘發半導體材料填充該凹處結構。
  8. 一種形成CMOS積體電路結構的方法，係包含：在半導體基板中提供至少一個P型阱區與至少一個N型阱區；形成第一遮罩於該至少一個N型阱區上方，該第一遮罩暴露該至少一個P型阱區之至少一部份；進行第一植入製程，用於在該至少一個P型阱區之該暴露部份中形成暈環區與源極和汲極延伸區中之至少一者；移除該第一遮罩；形成第二遮罩於該至少一個P型阱區上方，該第二遮罩暴露該至少一個N型阱區之至少一部份；以及在該至少一個N型阱區之該暴露部份中形成一個或多個應力源區。
  9. 如申請專利範圍第8項所述之方法，其中，形成該一個或多個應力源區包括：在該至少一個N型阱區之該暴露部份中形成一個或多個凹處，以及以應變誘發材料填充該一個或多個凹 處。
  10. 如申請專利範圍第9項所述之方法，其中，該應變誘發材料包含鍺。
  11. 如申請專利範圍第8項所述之方法，更包括：進行第二植入製程，用於在該至少一個N型阱區中形成暈環區與源極和汲極延伸區中之至少一者，以及隨後在該至少一個N型阱區中形成該一個或多個應力源區。
  12. 如申請專利範圍第8項所述之方法，更包括：進行第二植入製程，用於形成暈環區與源極和汲極延伸區中之至少一者，在形成該一個或多個應力源區於該至少一個N型阱區中後，該源極和汲極延伸區至少部份與該至少一個N型阱區之該一個或多個暴露部份相互重疊。
  13. 如申請專利範圍第8項所述之方法，其中，待形成之該CMOS積體電路結構包含以下各者中之至少一者：邏輯裝置結構及SRAM結構以及厚閘極氧化物裝置和具有較低閾值電壓的裝置與具有較高閾值電壓的裝置。
  14. 一種半導體裝置結構，係包含：具有第一區的半導體基板；形成於該第一區中的第一閘極結構，係在該半導體基板上定義閘極表面部份；鄰近該第一閘極結構而埋入該半導體基板的至少一個應力源區，該應力源區在該半導體基板上定義應力源區表面；其中，該閘極表面部份與該應力源區表面在與該基板表面垂直之方向的高度相差小於約8奈米。
  15. 如申請專利範圍第14項所述之半導體裝置結構，其中，該高度小於約5奈米或在約1至7奈米的範圍內。
  16. 如申請專利範圍第14項所述之半導體裝置結構，更包含：形成於該半導體基板中的第二區，該第二區具有與該第一區之導電型相反的導電型；以及形成於該第二區中的第二閘極結構。
  17. 如申請專利範圍第16項所述之半導體裝置結構，其中，形成於該第一區中及該第二區中的該等結構實現邏輯裝置。
  18. 如申請專利範圍第16項所述之半導體裝置結構，其中，形成於該第一區中及該第二區中的該等結構實現SRAM裝置。
  19. 如申請專利範圍第16項所述之半導體裝置結構，其中，形成於該第一區中及該第二區中的該等結構實現厚閘極氧化物裝置。
  20. 如申請專利範圍第16項所述之半導體裝置結構，其中，形成於該第一區中及該第二區中的該等結構實現具有較低閾值電壓與較高閾值電壓中之至少一者的裝置結構。
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