CN102315196B - 多晶粒堆栈封装结构 - Google Patents

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Abstract

一种多晶粒堆栈封装结构，包括一个基板，其上表面上定义晶粒设置区及配置有多个接点，这些接点位于晶粒设置区之外；第一晶粒，具有一有源面及一背面，并以背面设置于晶粒设置区，其有源面上配置有多个第一焊垫且第一焊垫上形成一第一凸块；多条金属导线，用以连接第一凸块至接点；第二晶粒，具有一有源面及一背面，其有源面上配置有多个第二焊垫，第二焊垫上形成一个第二凸块，第二晶粒以有源面面对第一晶粒的有源面接合第一晶粒，使第二凸块分别对应连接金属导线及第一凸块；封胶体，用以覆盖基板、第一晶粒、第二晶粒及金属导线。

Description

多晶粒堆栈封装结构
【技术领域】
本发明是关于一种多晶粒堆栈封装结构；特别是有关于一种使用金属导线连接凸块的晶圆级堆栈封装结构。
【背景技术】
在现今的信息社会中，随着可携式产品的成功开发，使用者均是追求高速度、高品质、多功能性的可携式电子产品，例如：笔记型计算机(Note Book)、3G手机、个人数字助理(PDA)以及游戏机(Video Game)等。就产品外观而言，可携式电子产品的设计是朝向轻、薄、短、小的趋势迈进。为了达到上述目的，发展出多晶粒堆栈结构是必须的趋势，而多晶粒堆栈结构即是在相同的封装体尺寸之下，将多个晶粒以堆栈的方式相接合并电性连接，以增加内存的容量或增加更多的功能。
随着制程的进步，可携式***中的每一个晶粒间的总线(Bus)所需要的操作速度及频宽越来越大，而***的总线的速度及频宽则是取决于封装(Package)的技术，特别是在将多种不同功能的晶粒封装在一起的***级封装(System in Package；SiP)。因此，在设计多晶粒堆栈结构时，具有更快的传输速度、更短的传输路径以及更佳的电气特性，并进一步缩小晶粒封装结构的尺寸及面积，因而使得晶粒堆栈结构已经普遍应用于各种电子产品的中，并成为未来的主流产品。
而在实施的制造过程中，多晶粒堆栈结构的封装却面临着挑战。首先，随着各种消费性产品的性能提升，对于内存的容量需求也愈大，因此，当要制造大容量的动态内存(DRAM)时，例如：4Gb容量的DRAM；就需要将四颗1Gb DRAM封装在一起，如图13A所示；若要制造8Gb容量的DRAM；就需要将八颗1Gb DRAM封装在一起。随着晶粒数的增加，使用传统的金属导线来作为晶粒间的连接导线(trace)时，除了会因为连接路径的增加，或是在制造过程中使得连接导线的长度不一致，而会造成信号传递速度降低或产生时间延迟等效应，进而造成***无法运作或是造成***存取数据错误等问题外；使用传统的金属导线来作为多个晶粒堆栈的连接导线时，还面临到另一个问题，就是封装尺寸的问题，也就是说，一个多个晶粒堆栈结构的高度与面积是受限制的，而这也是使用传统的金属导线来作为晶粒间的多个晶粒堆栈的另一问题。
而为了解决此一问题，使用线路重分配层(RDL)可以达到缩短多晶粒堆栈间的连接路径，同时也可以有效地克服多个晶粒堆栈高度的问题，如图13B所示。然而，线路重分配层(RDL)的高制造成本让许多高性能的产品闻之却步。
因此，在多晶粒堆栈结构中，保持良好的电气特性以及最适尺寸之前题下，如何以最低的制造成本来完成，已是一个重要且需解决的议题。
【发明内容】
为了解决背景技术中，有关多晶粒堆栈结构中的晶粒与晶粒间的连接导线过长及连接导线的长度不一致等问题，本发明提供一种使用金属导线连接凸块的晶圆级堆栈封装结构，其主要目的在提供多晶粒堆栈封装，其能够以堆栈结构来控制晶粒与晶粒间连接导线等长的需求，使得完成封装后的多晶粒堆栈结构能具有较佳得电气特性及可靠度。
本发明的另一主要目的，在提供一种使用传统金属导线与凸块的连接来作为多晶粒堆栈结构的连接方式，用来取代线路重分配层(RDL)，以降低多晶粒堆栈结构的制造成本。
本发明的另一主要目的，在提供一种使用传统金属导线与硅贯通孔技术(Trough-Silicon-Vias，TSVs)的连接来作为多晶粒堆栈结构的连接方式，可以有效地降低封装高度以增加堆栈的集成度，并同时增加操作速度及频宽。
本发明的还有一主要目的，在提供一种使用传统金属导线与凸块的连接来作为多晶粒堆栈结构的连接方式或是使用传统金属导线与硅贯通孔技术的连接来作为多晶粒堆栈结构的连接方式，以形成***级的封装结构。
依据上述的目的，本发明首先提供一种多晶粒堆栈封装结构，包括一基板，具有一上表面及一下表面，其上表面上定义一晶粒设置区及配置有多个接点，而接点位于晶粒设置区之外；一第一晶粒，具有一有源面及相对有源面的一背面，第一晶粒以背面设置于晶粒设置区，其有源面上配置有多个第一焊垫且第一焊垫上形成一第一凸块；多条金属导线，用以连接第一凸块至接点；一第二晶粒，具有一有源面及相对有源面的一背面，其有源面上配置有多个第二焊垫，第二焊垫上形成一第二凸块，第二晶粒是以有源面面对第一晶粒的有源面接合第一晶粒，使第二凸块分别对应连接金属导线及第一凸块；一封胶体，用以覆盖基板、第一晶粒、第二晶粒及金属导线。
本发明接着提供一种多晶粒堆栈封装结构，包括一基板，具有一上表面及一下表面，其上表面上定义一晶粒设置区及配置有多个接点，接点位于晶粒设置区之外；一第一晶粒，具有一有源面及相对有源面的一背面，第一晶粒以背面设置于晶粒设置区，其有源面上配置有多个第一焊垫且第一焊垫上形成一第一凸块；一第二晶粒，具有一有源面及相对有源面的一背面以及多个直通硅晶栓塞，直通硅晶栓塞贯穿第二晶粒以使有源面与背面间相互电性连接，其有源面上形成多个第二凸块分别连接直通硅晶栓塞，其中第二晶粒以背面面对第一晶粒的有源面接合第一晶粒，使直通硅晶栓塞分别对应连接第一凸块；多条金属导线，用以连接第二凸块至接点；一第三晶粒，具有一有源面及相对有源面的一背面以及多个直通硅晶栓塞，直通硅晶栓塞贯穿第三晶粒以使有源面与背面间相互电性连接，其有源面上形成多个第三凸块分别连接直通硅晶栓塞，其中第三晶粒以有源面面对第二晶粒的有源面以接合第二晶粒，使第三凸块分别对应连接金属导线及第二凸块；一第四晶粒，具有一有源面及相对有源面的一背面，其有源面上配置有多个第二焊垫，且第二焊垫上形成一第四凸块，第四晶粒以有源面面对第三晶粒的背面接合第三晶粒，使第四凸块分别对应连接第三晶粒的直通硅晶栓塞；一封胶体，用以覆盖基板、第一晶粒、第二晶粒、第三晶粒、第四晶粒及金属导线。
本发明再提供一种多晶粒堆栈封装结构，包括一基板，具有一上表面及一下表面，其上表面上定义一晶粒设置区及配置有多个接点，晶粒设置区内形成一凹槽，而接点位于晶粒设置区之外；一第一晶粒，具有一有源面及相对有源面的一背面，第一晶粒以背面设置于凹槽中，其有源面上配置有多个第一焊垫且第一焊垫上形成一第一凸块；多条金属导线，用以连接第一凸块至接点；一第二晶粒，具有一有源面及相对有源面的一背面，其有源面上配置有多个第二焊垫，第二焊垫上形成一第二凸块，第二晶粒以有源面面对第一晶粒的有源面接合第一晶粒，使第二凸块分别对应连接金属导线及第一凸块；一封胶体，用以覆盖基板、第一晶粒、第二晶粒及金属导线。
本发明再接着提供一种多晶粒堆栈封装结构，包括一基板，具有一上表面及一下表面，其上表面上定义一晶粒设置区及配置有多个接点，晶粒设置区内形成一凹槽，接点位于晶粒设置区之外；一第一晶粒，具有一有源面及相对有源面的一背面，第一晶粒以背面设置于凹槽中，其有源面上配置有多个第一焊垫且第一焊垫上形成一第一凸块；一第二晶粒，具有一有源面及相对有源面的一背面以及多个直通硅晶栓塞，直通硅晶栓塞贯穿第二晶粒以使有源面与背面间相互电性连接，其有源面上形成多个第二凸块分别连接直通硅晶栓塞，其中第二晶粒以背面面对第一晶粒的有源面接合第一晶粒，使直通硅晶栓塞分别对应连接第一凸块；多条金属导线，用以连接所述第二凸块至接点；一第三晶粒，具有一有源面及相对有源面的一背面以及多个直通硅晶栓塞，直通硅晶栓塞贯穿第三晶粒以使有源面与背面间相互电性连接，其有源面上形成多个第三凸块分别连接直通硅晶栓塞，其中第三晶粒以有源面面对第二晶粒的有源面接合第二晶粒，使第三凸块分别对应连接金属导线及第二凸块；一第四晶粒，具有一有源面及相对有源面的一背面，其有源面上配置有多个第二焊垫，且第二焊垫上形成一第四凸块，第四晶粒以有源面面对第三晶粒的背面接合第三晶粒，使第四凸块分别对应连接第三晶粒的直通硅晶栓塞；一封胶体，用以覆盖基板、第一晶粒、第二晶粒、第三晶粒、第四晶粒及金属导线。
本发明再接着提供一种多晶粒堆栈封装结构，包括一基板，具有一上表面及一下表面，其上表面上定义一晶粒设置区及配置有多个接点，接点位于晶粒设置区之外；一第一晶粒，具有一有源面及相对有源面的一背面，第一晶粒以背面设置于晶粒设置区，其有源面的***区域上配置有多个第一焊垫且第一焊垫上形成一第一凸块；多条金属导线，用以连接所述第一凸块至接点；一第二晶粒，具有一有源面及相对有源面的一背面以及多个直通硅晶栓塞，每一直通硅晶栓塞贯穿第二晶粒以使有源面与背面间相互电性连接，且每一直通硅晶栓塞于有源面形成一第一端并于背面形成一第二端，而于至少部份直通硅晶栓塞的第二端上分别形成一第二凸块，其中第二晶粒以背面面对第一晶粒的有源面接合第一晶粒，使第二凸块分别对应连接金属导线及第一凸块；一第三晶粒，具有一有源面及相对有源面的一背面以及多个直通硅晶栓塞，每一直通硅晶栓塞贯穿第三晶粒以使有源面与背面间相互电性连接，且每一直通硅晶栓塞于有源面形成一第一端并于背面形成一第二端，而于至少部份直通硅晶栓塞的第二端上分别形成一第三凸块，其中第三晶粒以背面面对第二晶粒的有源面接合第二晶粒，使第三晶粒的第三凸块分别对应连接第二晶粒的直通硅晶栓塞的第一端；一封胶体，用以覆盖基板、第一晶粒、第二晶粒、第三晶粒及金属导线。
【附图说明】
图1是一完成前段制程的晶圆示意图；
图2A至图2I是本发明的多晶粒堆栈封装结构的一实施例的剖面示意图；
图3是本发明的多晶粒堆栈封装结构的另一实施例的剖面示意图；
图4是本发明的多晶粒堆栈封装结构的再一实施例的剖面示意图；
图5A至图5F是本发明的具有直通硅晶栓塞的多晶粒堆栈封装结构的一实施例的剖面示意图；
图6是本发明的具有直通硅晶栓塞的多晶粒堆栈封装结构的另一实施例的剖面示意图；
图7是本发明的具有直通硅晶栓塞的多晶粒堆栈封装结构的再一实施例的剖面示意图；
图8A及图8D是本发明的多晶粒堆栈封装结构形成***级封装结构的剖面示意图；
图9是本发明的多晶粒堆栈封装结构形成***级封装结构的再一实施例的剖面示意图；
图10A至图10D，是本发明的具有直通硅晶栓塞的多晶粒堆栈封装结构的再一实施例的剖面示意图；
图11是本发明的具有直通硅晶栓塞的多晶粒堆栈封装结构的又一实施例的剖面示意图；
图12是本发明的具有直通硅晶栓塞的多晶粒堆栈封装结构形成***级封装结构的再一实施例的剖面示意图；及
图13A及图13B是显示多晶粒堆栈封装结构的先前技术的剖面示意图。
【主要组件符号说明】
晶圆10
晶粒100、100a、100b
晶粒有源面101
晶粒背面103
焊垫110
密封层140
凸块20、20a、20b
基板200
基板上表面210
基板下表面220
基板下表面之外部接点230
基板上表面接点240
基板上凹槽250
锡球260
覆盖层280
金属导线30
具有直通硅晶栓塞的晶粒300、300a、300b
直通硅晶栓塞的晶粒的有源面301
直通硅晶栓塞的晶粒的背面303
直通硅晶栓塞330
直通硅晶栓塞的第一端331
直通硅晶栓塞的第二端333
凸块40
堆栈结构400A
具有直通硅晶栓塞的晶粒400、400a、400b
直通硅晶栓塞的晶粒的有源面401
直通硅晶栓塞的晶粒的背面403
直通硅晶栓塞450
直通硅晶栓塞的第一端451
直通硅晶栓塞的第二端453
直通硅晶栓塞的凸块455、457
凸块50、50a、50b
密封层80
封胶体90
控制晶粒500
控制晶粒的焊垫510
晶粒600
焊垫610
凸块70
【具体实施方式】
本发明在此所探讨的方向为一种使用金属导线连接凸块的晶圆级堆栈封装结构，其主要目的在提供多晶粒堆栈封装能够以堆栈结构来控制连接导线等长的需求，使得完成封装后的多晶粒堆栈结构能具有较佳得电气特性及可靠度。为了能彻底地了解本发明，将在下列的描述中提出详尽的步骤及其组成。显然地，一方面，本发明的施行并未限定晶粒堆栈的方式，特别是一些此技艺领域者所熟习的各种晶粒堆栈方式。另一方面，众所周知的晶粒形成方式以及晶粒薄化等后段制程的详细步骤并未描述于细节中，以避免造成本发明不必要的限制。然而，对于本发明的较佳实施例，则会详细描述如下，然而除了这些详细描述之外，本发明还可以广泛地施行在其它的实施例中，且本发明的范围不受限定，其以之后的专利范围为准。
首先，请参考图1，在现代的半导体封装制程中，均是将一个已经完成前段制程(Front End Process)的晶圆10(wafer)进行切割制程(sawingprocess)以形成一颗颗的晶粒100，其中每一晶粒的有源面上均配置有多个焊垫110；而在本发明的实施例中，每一晶粒的有源面上所配置的多个焊垫110位于有源面的中央区域，如图1所示。
接着，请参考图2A～2H，是本发明的形成多晶粒堆栈结构过程的一实施例的剖面示意图。首先，如图2A所示，晶粒100具有有源面101及相对的背面103，而有源面101上配置有多个焊垫110，此多个焊垫110位于晶粒100有源面101的中央区域。接着，请参考图2B，在焊垫110上形成一个凸块20，特别是一种结线凸块(STUD BUMP)，且此结线凸块以打线技术烧结形成一凸块于焊垫110上。在此要强调，凸块20可以是一种电镀凸块、无电镀凸块、结线凸块、导电聚合物凸块或金属复合凸块，对此，本发明并不加以限制。而凸块20的材料可以选自下列群组：铜、金、银、铟、镍/金、镍/钯/金、铜/镍/金、铜/金、铝、导电高分子材料及其组合等。此时，已形成复数颗完成凸块20制程的晶粒100。再接着，请参考图2C，是将一个如图2B的第一晶粒100a的背面103以黏着层120黏贴于基板200的上表面210上，其中，本发明的基板200的上表面210上定义有一晶粒设置区(图未显示)并配置有多个接点240，这些接点240位于晶粒设置区之外，而第一晶粒100a即是以黏着层120黏贴于基板200的晶粒设置区内。此外，在基板200的下表面220上，则配置有多个外部接点230，而外部接点230上可进一步配置电性连接组件，例如：锡球(显示于图4中)，以作为对外的电性连接之用。再者，请参考图2D，是将图2C中的第一晶粒100a上的第一凸块20a通过多条金属导线30电性连接至基板200上的接点240上，如第2D及2E图所示(其中，图2D是图2E的上视图)。而形成此金属导线30的方式，可以选择逆打线制程来执行。然后，请参考图2F，是将一个如图2B的第二晶粒100b以覆晶(flip chip)方式接合图2E的第一晶粒100a，使第二凸块20b分别对应连接至金属导线30及第一晶粒100a的第一凸块20a。因此，第一晶粒100a及第二晶粒100b形成电性连接，并进一步通过金属导线30电性连接至基板200。
此外，要特别说明的是当前述的实施例中的凸块20为一种柔性金属材料，例如金时，即可通过柔性金属的低硬度、高韧性及良好的顺应共平面特性(compliancy)，使得在进行多晶粒垂直堆栈时，可以在电极(即凸块)的接合界面上去吸收因为金属电极材料间热膨胀系数不匹配，而在横向与纵向所产生的变形(Deformation)，也可以有效去克服金属电极材料间粗糙度的问题，故可有效地增加多晶粒垂直堆栈的制程及产品的可靠度。
再请参考图2G，选择性地进行一个高分子材料的充填制程，使得高分子材料充填于两个晶粒100a、100b的有源面101之间的空间，以形成一密封层80，以稳固堆栈结构并提供电性接点保护作用。此充填制程可在完成图2F后使用高压方式将高分子材料充填于晶粒100a、100b间的空隙中，也可以在覆晶接合第二晶粒100b之前，先涂布或贴设于图2E的第一晶粒100a上。而此密封层80可以选自下列群组：非导电胶(non-conductive paste；NCP)、非导电膜(non-conductive film；NCF)、异方性导电胶(anisotropicconductive paste；ACP)、异方性导电膜(anisotropic conductive film；ACF)、底部填充胶(underfill)、非流动底部填充胶(non-flow underfill)、B阶胶(B-stage resin)、模塑化合物、FOW(film-over-wire)薄膜等。
最后，再进行一封胶制程，以形成一封胶体90，用以覆盖基板200、第一晶粒100a、第二晶粒100b及金属导线30。至此，即完成本实施例的多晶粒堆栈封装结构，如图2H所示。
在本实施例的多晶粒堆栈封装结构中，多个晶粒100间使用覆晶方式将每一晶粒100的有源面101上的多个焊垫110对应地连接在一起，并通过金属导线30连接至基板200上表面210上的接点240。很明显地，本实施例中，连接每一晶粒100的有源面101上的每一个焊垫110到基板200上表面210上所对应的每一个接点240所使用的金属导线30的长度均相同，因此可以克服图13A中，不同晶粒使用不同长度的金属导线来电性连接而造成信号传递产生时间延迟等效应，进而造成***无法运作或是造成***存取数据错误等问题。也因此，本实施例具有较佳的电气特性及可靠度。
接着，请参考图2I所示，是于基板200的结构中嵌埋入一个控制晶粒500，并将控制晶粒500与基板200形成电性连接，使控制晶粒500的有源面通过基板200内的线路与配置于基板200下表面220的多个外部接点230电性连接；此外，控制晶粒500嵌埋的方式可以是在多层电路板形成过程中，即将此控制晶粒500配置于基板200中，由于将控制晶粒500嵌埋入基板200中是利用习知技术形成，故不再详细说明。很明显地，图2I与图2H的差异在：于图2H中进一步配置一嵌埋于基板200中的控制晶粒500，其余形成第一晶粒100a及第二晶粒100b的连接过程均与图2C至图2H相同，因此不再赘述之。
请参考图3，其是本发明的多晶粒堆栈结构的另一实施例的剖面示意图。于本实施例中，在完成前述的图2E的结构后，进一步形成另一个结线凸块40于每一条金属导线30与第一凸块20a电性连接的接触点上，结线凸块40以打线技术烧结形成一凸块并压焊在金属导线30与第一凸块20a的连接点上，用以增强金属导线30的接合强度并提供后续覆晶接合缓冲效果；接着，再将一个如图2B的第二晶粒100b以覆晶方式接合第一晶粒100a，使第二晶粒100b的第二凸块20b分别对应连接至结线凸块40，因此，第一晶粒100a及第二晶粒100b形成电性连接，并进一步通过金属导线30电性连接至基板200。本实施例并不限制设置于每一金属导线30与第一凸块20a连接点上的结线凸块40的数量，其数量可视电性及高度需求作调整。与前述实施例相同，选择性地进行一个高分子材料的充填制程，以形成一密封层80于两个晶粒100a、100b的有源面101之间的空间。此密封层80的形成方法与材料与前述实施例相同，故不再重复说明。最后，进行封胶制程，以形成一封胶体90用以覆盖基板200、第一晶粒100a、第二晶粒100b及金属导线30。
在本实施例的晶粒堆栈封装结构中，多个晶粒100间使用覆晶方式将每一晶粒100有源面101上的多个焊垫110对应地连接在一起，并通过金属导线30连接至基板200上表面210上的接点240。很明显地，本实施例中，连接每一晶粒100的有源面101上的每一个焊垫110到基板200上表面210上所对应的每一个接点240所使用的金属导线30的长度均相同，因此可以克服不同晶粒使用不同长度的金属导线来电性连接而造成信号传递产生时间延迟等效应，进而造成***无法运作或是造成***存取数据错误等问题。也因此，本实施例具有较佳的电气特性及可靠度。
再接着，请参考图4，其是本发明的多晶粒堆栈封装结构的再一实施例的剖面示意图。相同地，本实施例的基板200的上表面210上定义有一晶粒设置区(图未显示)并配置有多个接点240，晶粒设置区内形成一凹槽250(cavity)，而这些接点240位于晶粒设置区之外，其中，此凹槽250的长度及宽度大于晶粒100的长度及宽度，故可使用机械设备将一个如图2B的第一晶粒100a以其背面103并通过黏着层120黏贴于凹槽250中。接着，可以选择逆打线制程，以多条金属导线30将第一晶粒100a有源面101上的第一凸块20a电性连接至基板200上的接点240。很明显地，当基板200的凹槽250经过适当的设计，例如：将凹槽250的深度设计成与第一晶粒100a的厚度相近，因此，当第一晶粒100a以其背面103黏贴于凹槽250时，基板200上表面210上的接点240与第一晶粒100a上的第一凸块20a有相近的高度，故使得多条金属导线30可以以最小的弧度及最短的长度来将基板200上的接点240与第一晶粒100a上的第一凸块20a电性连接在一起，故可以使得此多晶粒堆栈结构具有最佳的电气特性。再接着，将一个与图2B相同的第二晶粒100b，以覆晶方式将第二凸块20b分别对应连接至固定在凹槽250中的第一晶粒100a上的金属导线30以及第一凸块20a，以形成一个多晶粒堆栈结构。同样地，也可以选择地进行一个高分子材料的充填制程，以形成一密封层80于两个晶粒100a、100b的有源面101之间的空间，以稳固堆栈结构。再者，进行一封胶制程，以形成一封胶体90用以覆盖基板200、第一晶粒100a、第二晶粒100b及金属导线30，而第一晶粒100a与凹槽250间的空隙亦同时被封胶体90填满。由于，密封层充填制程及封胶制程及其材料均与前述的实施例相同，故不再重复说明。最后，还可以进行一植球制程，在基板200的下表面220上的多个外部接点230上配置锡球260，以作为对外的电性连接组件。故当此堆栈结构中的每一个晶粒100均为一个1GbDRAM时，则此多晶粒堆栈的封装结构即成为一个2Gb DRAM的产品，可以将其应用在可携式电子产品中，例如：笔记型计算机、3G手机、个人数字助理以及游戏机。
很明显地，在图4的实施例中，可以使用最佳的金属导线30长度来连接两个晶粒100a、100b上的凸块20a、20b至基板200的接点240，使得本实施例具有较佳的电气特性及可靠度。再者，经由基板200上凹槽250的配置，使得整个多晶粒堆栈封装结构的高度可以明显地降低。更有进者，本实施例也可以类似图3，于金属导线30连接第一晶粒100a上的凸块20a后，另形成结线凸块40于每一条金属导线30与第一凸块20a的连接点上，用以增强金属导线30的接合强度并提供后续覆晶接合缓冲效果。如此，可以使得多晶粒堆栈封装结构在电极处具有较佳的热膨胀系数的匹配，可以增加封装体的可靠度。
请再接着参考图5A至图5E，是本发明的具有直通硅晶栓塞的多晶粒堆栈封装结构实施例的剖面示意图。首先，如图5A所示，是本发明的具有直通硅晶栓塞的晶粒300的剖面示意图。晶粒300具有源面301以及相对于有源面301的背面303，晶粒300上形成有多个贯穿晶粒300的垂直贯穿孔。而形成贯穿孔的方式可以选择雷射钻孔(laser drilling)、干蚀刻(dryetching)或湿式蚀刻(wet etching)等方式形成，其中贯穿孔的宽度可以介于1微米(um)至50微米(um)之间，而一较佳的宽度为10微米(um)至20微米(um)。于贯穿孔内进一步形成直通硅晶栓塞330(TSV)以使有源面301与背面303间相互电性连接。这些直通硅晶栓塞330的第一端331邻近晶粒300的有源面301，而相对的第二端333邻近晶粒300的背面303。直通硅晶栓塞330的材料可选自下列群组：铜、钨、镍、铝、金、多晶硅(poly-silicon)及其组合。而于本实施例中，直通硅晶栓塞330设置于晶粒300的中央区域。
接着，请参考图5B，是将一个如图5A的具有多个直通硅晶栓塞330的第二晶粒300a与图2C的第一晶粒100a接合，以形成第一堆栈结构，其中，此第一堆栈结构是将第二晶粒300a的多个直通硅晶栓塞330的第二端333与第一晶粒100a的第一凸块20a分别对应电性连接在一起；而在一较佳实施例中，同样地，可以在第一晶粒100a与第二晶粒300a之间形成一密封层140，以使得第一堆栈结构更稳固。密封层140可在第二晶粒300a接合第一晶粒100a之前，先布设于第一晶粒100a的有源面101上，或于整个多晶粒堆栈结构完成后再进行密封层填充制程，而此密封层140充填制程与其材料与前述密封层80相同，故不再重复说明。
再接着，请参考图5C，系于第二晶粒300a的多个直通硅晶栓塞330的第一端331上形成多个第二凸块50a，此第二凸块50a的型式及材料与前述凸块20相同。再接着，将图5C中的第二晶粒300a上的第二凸块50a通过多条金属导线30电性连接至基板200上的接点240，如图5D所示。而形成此金属导线30的方式，可以选择逆打线制程来执行。
此外，以同样的制程方式，另外将一个如图5A的第三晶粒300b与一个如图2B的第四晶粒100b电性连接在一起，以形成一个第二堆栈结构，其中，此第二堆栈结构是将第三晶粒300b的多个直通硅晶栓塞330的第二端333与第四晶粒100b的第四凸块20b分别对应电性连接在一起；同样地，可以在第三晶粒300b与第四晶粒100b之间形成一密封层140，以得到稳固的第二堆栈结构。随后，于第二堆栈结构的第三晶粒300b的多个直通硅晶栓塞330的第一端331上形成多个第二凸块50b。接着，再将此第二堆栈结构以覆晶方式，将第二堆栈结构的第三晶粒300b上的第三凸块50b分别对应连接至第一堆栈结构的第二晶粒300a的第二凸块50a以及金属导线30，以形成一个由四个晶粒100a、100b、300a、300b所堆栈而成的多晶粒堆栈结构，如图5E所示。此外，本实施例还可以在第三晶粒300b形成第三凸块50b后，先将第三晶粒300b与第二晶粒300a电性连接，使第三凸块50b分别对应连接至金属导线30以及第二晶粒300a的第二凸块50a；接着，再将第四晶粒100b以覆晶方式接合第三晶粒300b，使第四晶粒100b上的第四凸块20b分别对应连接第三晶粒300b的直通硅晶栓塞330的第二端333，以形成如图5E的多晶粒堆栈结构。
同样地，也可以选择地进行一个高分子材料的充填制程，以形成密封层80于第一堆栈结构与第二堆栈结构之间的空间以及形成密封层140于第一晶粒100a与第二晶粒300a之间和第三晶粒300b与第四晶粒100b之间，以稳固此多晶粒堆栈结构。接着，再进行一封胶制程，以形成一封胶体90用以覆盖基板200、第一晶粒100a、第二晶粒300a、第三晶粒300b、第四晶粒100b及金属导线30。由于，密封层80/140充填制程及封胶制程及其材料均与前述的实施例相同，故不再重复说明。最后，还可在基板200的下表面220上的多个外部接点230上配置锡球(未显示于图5E中)，以作为对外的电性连接组件。很明显地，当此堆栈结构中的每一个晶粒100、300均为一个1Gb DRAM时，则此多晶粒堆栈封装结构即成为一个4Gb DRAM的产品，可以将其应用在可携式电子产品中，例如：笔记型计算机、3G手机、个人数字助理以及游戏机。
接着，请参考图5F所示，系于基板200的结构中嵌埋入一个控制晶粒500，并将控制晶粒500与基板200形成电性连接，使控制晶粒500的有源面通过基板200内的线路与配置于基板200下表面220的多个外部接点230电性连接；此外，控制晶粒500嵌埋的方式可以是在多层电路板形成过程中，即将此控制晶粒500配置于基板200中，其利用习知技术形成此嵌埋结构，故不再详细说明。很明显地，图5F与图5E的差异在：于图5E中进一步配置一嵌埋入基板200中的控制晶粒500，其余形成第一晶粒100a、第二晶粒300a、第三晶粒300b及第四晶粒100b的连接过程均与图5B至图5E相同，因此不再赘述之。
再接着，请参考图6，是本发明的多晶粒堆栈结构形成于具有凹槽的基板的实施例的剖面示意图。由图6所示，其多晶粒堆栈结构与图5E中的多晶粒堆栈结构相同，其中差异在于基板200。在本实施例中的基板200与图4中的基板200结构相同，其上表面210上定义有一晶粒设置区(图未显示)并配置有多个接点240，晶粒设置区内形成一凹槽250，这些接点240位于晶粒设置区之外，其中，此凹槽250的长度及宽度大于晶粒100的长度及宽度。当如图5C中的第一堆栈结构形成于基板200的凹槽250之后，是通过例如逆打线制程所形成的多条金属导线30来将第二晶粒300a上的第二凸块50a电性连接至基板200上的接点240。很明显地，当基板200的凹槽250经过适当的设计，例如：将凹槽250的深度设计成与包含晶粒100a及300a的第一堆栈结构的厚度相近，因此，当第一堆栈结构以第一晶粒100a的背面103并通过黏着层120黏贴于基板200的凹槽250内后，基板200上表面210上的接点240与第二晶粒300a上的第二凸块50a有相近的高度，故使得多条金属导线30可以以最小的弧度及最短的长度来将基板200上的接点240与第二晶粒300a上的第二凸块50a电性连接在一起，故可以使得此多晶粒堆栈结构具有最佳的电气特性。由于多晶粒堆栈结构形成的过程与前述实施例的过程相同，故不再重复说明。同样地，本实施例也可以选择地进行一个高分子材料的充填制程，以形成密封层80/140于每一个晶粒100a、300a、300b、100b之间的空间，以稳固堆栈结构。同时，也可以再进行一封胶制程，以形成一封胶体90用以覆盖基板200、第一晶粒100a、第二晶粒300a、第三晶粒300b、第四晶粒100b及金属导线30，而第一晶粒100a及第二晶粒300a与凹槽250间的空隙亦同时被封胶体90填满。由于，密封层充填制程及封胶制程及其材料均与前述的实施例相同，故不再重复说明。最后，还可以在基板200的下表面220上的多个外部接点230上配置锡球260，以作为对外的电性连接组件。
很明显地，在图6的实施例中，可以使用最佳的金属导线30长度来连接晶粒300a/300b上的凸块50a/50b至基板200上的接点240，使得本实施例具有较佳的电气特性及可靠度。再者，经由基板200上的凹槽250的配置，使得整个多晶粒堆栈封装结构的高度可以明显地降低。更有进者，本实施例也可以类似图3，于金属导线30连接第二晶粒300a上的第二凸块50a后，另形成结线凸块40于每一条金属导线30与第二凸块50a的连接点上，用以增强金属导线30的接合强度并提供后续覆晶接合缓冲效果。如此，可以使得多晶粒堆栈结构在电极处具有较佳的热膨胀系数的匹配，可以增加封装体的可靠度。
再接着，请参考图7，是本发明的多晶粒堆栈封装结构的再一实施例的剖面示意图。如图7所示，首先，将三个图5A的具有多个直通硅晶栓塞330的晶粒300垂直堆栈成一体，其堆栈方式在图5A的晶粒300的每一个直通硅晶栓塞330的第一端331上分别对应地形成一个凸块50；然后再将一个晶粒300的凸块50与另一个晶粒300的直通硅晶栓塞330第二端333分别对应电性连接，之后再将此三个晶粒300的堆栈结构与图2C的晶粒100形成电性连接，以形成第一堆栈结构，其中，此第一堆栈结构是将晶粒300上的直通硅晶栓塞330的第二端333与晶粒100的凸块20对应连接在一起。再接着，将第一堆栈结构中位于最上面的晶粒300上的凸块50通过多条金属导线30电性连接至基板200上的接点240，而形成此金属导线30的方式，可以选择逆打线制程来执行。
此外，以同样的制程方式，另外将三个图5A的具有多个直通硅晶栓塞330的晶粒300垂直堆栈成一体，然后再将此三个晶粒300的堆栈结构与图2B的晶粒100电性连接，以形成一个第二堆栈结构；由于其形成此第二堆栈结构过程与形成第一堆栈结构的过程是相同的，故不再重复说明。接着，再将此第二堆栈结构以覆晶方式，将第二堆栈结构上所曝露的多个凸块50分别对应连接至金属导线30以及第一堆栈结构上所曝露的多个凸块50，以形成一个由八个晶粒100/300所堆栈而成的多晶粒堆栈结构，如图7所示。同样地，也可以选择地进行一个高分子材料的充填制程，以形成密封层80/140于第一堆栈结构与第二堆栈结构之间的空间以及每个晶粒100/300之间，以稳固此多晶粒堆栈结构。接着，再进行一封胶制程，以形成一封胶体90用以覆盖基板200、八个晶粒100/300及金属导线30。由于，密封层充填制程及封胶制程及其材料均与前述的实施例相同，故不再重复说明。最后，还可以在基板200的下表面220上的多个外部接点230上配置锡球(未显示于图7中)，以作为对外的电性连接组件。很明显地，当此堆栈结构中的每一个晶粒100/300均为1Gb DRAM时，则此多晶粒堆栈封装结构即成为一个8GbDRAM的产品，可以将其应用在可携式电子产品中，例如：笔记型计算机、3G手机、个人数字助理以及游戏机。
此外，要特别说明的是当前述的实施例中的凸块20、50使用一种柔性金属作为材料时，例如金，即可通过柔性金属的低硬度、高韧性及良好的顺应共平面特性，使得在进行多晶粒垂直堆栈时，可以在电极(即凸块)的接合界面上去吸收因为金属电极材料间热膨胀系数不匹配，而在横向与纵向所产生的变形，也可以有效去克服金属电极材料间粗糙度的问题，故可有效地增加多晶粒垂直堆栈的制程及产品的可靠度。
接着，请参考图8A，是本发明的多晶粒堆栈封装结构形成***级封装结构的剖面示意图。首先，如图8A所示，其基板200的结构与图4中的基板200相同，其上表面210上定义有一晶粒设置区(图未显示)并配置有多个接点240，晶粒设置区内形成一凹槽250，而这些接点240位于晶粒设置区之外，其中，此凹槽250的长度及宽度大于晶粒100的长度及宽度。在本实施例中，先将一个控制晶粒500设置于凹槽250内，并将控制晶粒500与基板200形成电性连接，控制晶粒500与基板200电性连接的方式可以用覆晶方式，将控制晶粒500的有源面面对基板200并与基板200设置于凹槽250底部的多个端点(未显示于图中)电性连接。也可以选择将控制晶粒500以背面黏贴于凹槽250内，并以打线方式形成导线来电性连接控制晶粒500有源面上的焊垫至基板200设置于凹槽250底部的端点(未显示于图中)，然后，在控制晶粒500有源面上铺设FOW(Film-over-wire)薄膜以包覆导线(未显示于图中)。接着，将一个图2B的第一晶粒100a，以其背面103并通过黏着层120黏贴于控制晶粒500的背面或直接以其背面103黏贴于FOW薄膜上。接着，可以选择逆打线制程，以多条金属导线30来将第一晶粒100a上的凸块20a电性连接至基板200上的接点240。很明显地，当基板200的凹槽250经过适当的设计，例如：当第一晶粒100a黏贴于控制晶粒500的背面或FOW薄膜上后，基板200上表面210上的接点240与第一晶粒100a上的凸块20a有相近的高度，故使得多条金属导线30可以以最小的弧度及最短的长度来将基板200上的接点240与第一晶粒100a上的凸块20a电性连接在一起，故可以使得此多晶粒堆栈结构具有最佳的电气特性。再接着，将一个与图2B相同的第二晶粒100b，以覆晶方式将其上的凸块20b对应连接至金属导线30以及固定在凹槽250中的第一晶粒100a上的凸块20a，以形成一个多晶粒堆栈结构。同样地，也可以选择地进行一个高分子材料的充填制程，以形成密封层80于两个晶粒100a、100b之间，以稳固堆栈结构。接着，再进行一封胶制程，以形成一封胶体90用以覆盖基板200、第一晶粒100a、第二晶粒100b及金属导线30，而控制晶粒500及第一晶粒100a与凹槽250间的空隙亦同时被封胶体90填满。由于，密封层充填制程及封胶制程及其材料均与前述的实施例相同，故不再重复说明。最后，还可以在基板200的下表面220上的多个外部接点230上配置锡球260，以作为对外的电性连接组件。很明显地，通过控制晶粒500的配置，使得本实施例的多晶粒堆栈封装结构形成一个***级封装(SiP)，而当每一个晶粒100均为一个1Gb DRAM时，本实施例的多晶粒堆栈封装结构即可通过控制晶粒500来控制2Gb DRAM的存取，以达到较大容量及较高操作速度与较大频宽的特性。故可以将其应用在可携式电子产品中，例如：笔记型计算机、3G手机、个人数字助理以及游戏机。
再接着，请参考图8B，本发明的多晶粒堆栈封装结构形成***级封装结构的另一实施例的剖面示意图。很明显地，图8B与图8A间的差异仅在于：图8B是在控制晶粒500设置于基板200的凹槽250内，并与基板200形成电性连接后，再与四个堆栈成一体的晶粒100/300固接成一体；其中控制晶粒500与基板200电性连接的方式以及与晶粒100固接的方式与图8A相同；此外，堆栈成一体的四个晶粒100/300的堆栈过程及结构与图5E相同，故不再赘述。很明显地，通过控制晶粒500的配置，使得本实施例的多晶粒堆栈封装结构形成一个***级封装(SiP)，而当每一个晶粒均为一个1Gb DRAM时，本实施例的多晶粒堆栈封装结构即可通过控制晶粒500来控制4Gb DRAM的存取，以达到较大容量及较高操作速度与较大频宽的特性。故可以将其应用在可携式电子产品中，例如：笔记型计算机、3G手机、个人数字助理以及游戏机。
再接着，请参考图8C，本发明的多晶粒堆栈封装结构形成***级封装结构的另一实施例的剖面示意图。图8C与图8A相同地，于基板200的晶粒设置区内形成一凹槽250，并且将一个控制晶粒500设置于凹槽250内，且控制晶粒500与基板200形成电性连接，控制晶粒500与基板200电性连接的方式与前述图8A相同；然后，先使用一充填材料部份充填于凹槽250中，以形成一覆盖层280将控制晶粒500覆盖并充填控制晶粒500与凹槽250间的空隙。之后，再于覆盖层280上形成如图8A中的多晶粒堆栈结构。由于多晶粒堆栈结构形成的过程与前述实施例的过程相同，故不再重复说明。
再接着，请参考图8D，本发明的多晶粒堆栈封装结构形成***级封装结构的再一实施例的剖面示意图。很明显地，图8D与图8C的结构相同，控制晶粒500设置于凹槽250内；然后，使用一充填材料部份充填于凹槽250中，以形成一覆盖层280将控制晶粒500覆盖并充填控制晶粒500与凹槽250间的空隙；而后，再于覆盖层280上形成与图8B相同的四个晶粒100/300的堆栈结构。由于控制晶粒500与基板200电性连接的方式与前述图8A相同，且多晶粒堆栈结构形成的过程与前述实施例的过程亦相同，故不再重复说明。
很明显地，通过控制晶粒500的配置，使得本实施例的多晶粒堆栈封装结构形成一个***级封装(SiP)，而当每一个晶粒均为一个1Gb DRAM时，本实施例的多晶粒堆栈封装结构即可通过控制晶粒500来控制2Gb DRAM(如图8C的结构)或是4Gb DRAM(图8D的结构)的存取，以达到较大容量及较高操作速度与较大频宽的特性。故可以将其应用在可携式电子产品中，例如：笔记型计算机、3G手机、个人数字助理以及游戏机。
再接着，请参考图9，本发明的多晶粒堆栈封装结构形成***级封装结构的再一实施例的剖面示意图。如图9所示，其是在图5E的多晶粒堆栈结构的最上层晶粒100(第四晶粒100b)的背面103上，再黏贴上一个控制晶粒500，然后，再以另一打线制程将控制晶粒500上的多个焊垫510电性连接至基板200的上表面210的接点240。因此，本实施例也形成一种***级封装，故可通过控制晶粒500来控制2Gb DRAM的存取，以达到较大容量及较高操作速度与较大频宽的特性。
接着，请参考图10A至图10D，是本发明的具有多个直通硅晶栓塞的多晶粒堆栈结构的再一实施例的剖面示意图。首先，如图10A所示，为本发明的一具有多个直通硅晶栓塞的晶粒400的剖面示意图。晶粒400具有有源面401以及相对于有源面401的背面403，并且于晶粒400上形成多个贯穿有源面401及背面403的垂直贯穿孔，于每一垂直贯穿孔中进一步形成直通硅晶栓塞450以使有源面401与背面403间相互电性连接，而形成贯穿孔的方式及直通硅晶栓塞450的材料与图5A相同。在本实施例中，此多个直通硅晶栓塞450于有源面401形成第一端451并于背面403形成第二端453，而于部份这些直通硅晶栓塞450的第二端453上形成凸出晶粒400背面403的凸块457，而部份这些直通硅晶栓塞450的第一端451也形成凸出晶粒400有源面401的凸块455。而这些凸块455及凸块457可以为直通硅晶栓塞450的一部分，即与直通硅晶栓塞450相同材料一体成型，也可以另外以其它导电材料分别形成于直通硅晶栓塞450的第一端451及第二端453上。然后，将多个与图10A相同结构的晶粒400进行垂直堆栈，以形成一堆栈结构400A，如图10B所示。而图10B的堆栈方式，是将每一个上层晶粒400的多个直通硅晶栓塞450第二端453上的凸块457与下层晶粒400的多个直通硅晶栓塞450第一端451上的凸块455分别对应地电性连接在一起。在本实施例中是将四个晶粒400堆栈形成一多晶粒的堆栈结构400A。此外，在另一实施例中，晶粒400的多个直通硅晶栓塞450的第一端451上可以不形成凸块455；因此，在此实施例中，图10B的堆栈方式，则是将每一个上层晶粒400的多个直通硅晶栓塞450第二端453上的凸块457直接与下层晶粒400的多个直通硅晶栓塞450的第一端451分别对应连接。
接着，将图10B的堆栈结构400A与另一固接于基板200的有源面210上的晶粒600电性连接，如图10C所示；其中，晶粒600具有一有源面及相对的一背面，并且以其背面固接于基板200的晶粒设置区(图未显示)内，多个焊垫610配置于晶粒600有源面的***区域上，且每一焊垫610上形成凸块70；然后通过金属导线30将形成在焊垫610上的凸块70与基板200的有源面210上的多个接点240电性连接；接着，将堆栈结构400A与晶粒600形成电性连接，其电性连接方式是将堆栈结构400A的最下层晶粒400的直通硅晶栓塞450第二端453上的凸块457分别对应连接金属导线30及晶粒600上的凸块70，即可形成图10C的多晶粒的堆栈结构。要特别说明的是在本实施例中，晶粒400中位于中间区域的多个直通硅晶栓塞450是可通过晶粒400内部的线路(图未显示)电性连接至位于***区域的直通硅晶栓塞450，接着再通过形成于***区域的直通硅晶栓塞450上的凸块457对应连接金属导线30及晶粒600上的凸块70。在本实施例中，晶粒600可以是与晶粒100/300具有相同功能的晶粒，例如：DRAM；而晶粒600也可以是与晶粒100/300具有不相同功能的晶粒，例如：快闪存储器(Flash Memory)或是一个无功能的虚晶粒(dummy die)，另外晶粒600也可以是控制芯片或其它特殊用途芯片(ASIC)，如数字信号处理器(DSP)、中央处理器(CPU)、微处理机控制单元(MCU)等，对此，本发明并不加以限制。
接着，本实施例也可以选择地进行一个高分子材料的充填制程，以形成密封层140于堆栈结构400A的晶粒400之间，以及密封层80于堆栈结构400A与晶粒600之间，以稳固此多晶粒的堆栈结构。接着，也可以再进行一封胶制程，以形成一封胶体90用以覆盖基板200、堆栈结构400A、晶粒600与金属导线30。由于，密封层充填制程及封胶制程及其材料均与前述的实施例相同，故不再重复说明。最后，还可以在基板200的下表面220上的多个外部接点230上配置锡球260，以作为对外的电性连接组件，如图10C所示。
此外，本发明还可以在图10C的基板200中，进一步嵌入一个控制晶粒500，如图10D所示，其中将控制晶粒500形成于基板200中的方式与图2I相同，故不再重复说明。
请再参考图11，是本发明的具有多个直通硅晶栓塞的多晶粒堆栈结构的再一实施例的剖面示意图。如图11所示，其与图10C两者在堆栈结构400A、晶粒600与多条金属导线30的结合相同，而其间的差异在于基板200。在本实施例中的基板200与图4中的基板200结构相同，其上表面210上定义有一晶粒设置区(图未显示)并配置有多个接点240，晶粒设置区内形成一凹槽250，而这些接点240位于晶粒设置区之外，其中，此凹槽250的长度及宽度大于晶粒600的长度及宽度。很明显地，当图11中的晶粒600以其背面并通过黏着层120固接于基板200的凹槽250中之后，是通过例如逆打线制程所形成的多条金属导线30来将晶粒600的焊垫610上的凸块70电性连接至基板200上的接点240。很明显地，当基板200的凹槽250经过适当的设计，例如：将凹槽250的深度设计成与晶粒600的厚度相近，因此，当晶粒600固接于基板200的凹槽250后，基板200上表面210上的接点240与晶粒600上的凸块70有相近的高度，故使得多条金属导线30可以以最小的弧度及最短的长度来将基板200上的接点240与晶粒600上的凸块70电性连接在一起，故可以使得此多晶粒堆栈结构具有最佳的电气特性。由于多晶粒堆栈结构形成的过程与前述实施例的过程相同，故不再重复说明。同样地，本实施例也可以选择地进行一个高分子材料的充填制程，以形成密封层140、80于堆栈结构400A的晶粒400之间以及堆栈结构400A与晶粒600之间，以稳固多晶粒的堆栈结构。接着，也可以再进行一封胶制程，以形成一封胶体90用以覆盖基板200、堆栈结构400A、晶粒600及金属导线30，而晶粒600与凹槽250间的空隙亦同时被封胶体90填满。由于，密封层充填制程及封胶制程及其材料均与前述的实施例相同，故不再重复说明。最后，再将基板200的下表面220上的多个外部接点230上配置锡球260，以作为对外的电性连接组件。
再者，请参考图12，是本发明的多晶粒堆栈封装结构形成***级封装结构的再一实施例的剖面示意图。如图12所示，其晶粒堆栈结构与图11相同，两者间的差异在于，本实施例中进一步设置一个控制晶粒500于基板200的凹槽250中，且此控制晶粒500是与基板200形成电性连接。此控制晶粒500与基板200电性连接的方式可以以覆晶方式将控制晶粒500的有源面与配置于基板200的凹槽250底部的多个端点(未显示于图中)电性连接，或者将控制晶粒500以背面黏贴于凹槽250内，并以打线方式形成导线来电性连接控制晶粒500有源面上的焊垫至基板200设置于凹槽250底部的端点(未显示于图中)；然后，可以选择性地使用一充填材料部份充填于凹槽250中，以形成一覆盖层280将控制晶粒500覆盖并充填控制晶粒500与凹槽250间的空隙；接着，再于覆盖层280上形成如图12的多晶粒堆栈封装结构，以形成一个***级封装结构。
以上所述仅为本发明的具体实施例而已，并非用以限定本发明的申请专利范围；凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在下述的申请专利范围内。

Claims (14)

1.一种多晶粒堆栈封装结构，包括：
一基板，具有一上表面及一下表面，该上表面上定义一晶粒设置区及配置有多个接点，所述接点位于该晶粒设置区之外；
一第一晶粒，具有一有源面及相对该有源面的一背面，该第一晶粒以该背面设置于该晶粒设置区，该有源面上配置有多个第一焊垫且所述第一焊垫上形成一第一凸块；
一第二晶粒，具有一有源面及相对该有源面的一背面以及多个直通硅晶栓塞，所述直通硅晶栓塞贯穿该第二晶粒以使该有源面与该背面间相互电性连接，该有源面上形成多个第二凸块分别连接所述直通硅晶栓塞，其中该第二晶粒以该背面面对该第一晶粒的该有源面接合该第一晶粒，使所述直通硅晶栓塞分别对应连接所述第一凸块；
多条金属导线，用以连接所述第二凸块至所述基板上的所述接点；
一第三晶粒，具有一有源面及相对该有源面的一背面以及多个直通硅晶栓塞，所述直通硅晶栓塞贯穿该第三晶粒以使该有源面与该背面间相互电性连接，该有源面上形成多个第三凸块分别连接所述直通硅晶栓塞，其中该第三晶粒以该有源面面对该第二晶粒的该有源面接合该第二晶粒，使所述第三凸块分别对应连接所述金属导线及所述第二凸块；
一第四晶粒，具有一有源面及相对该有源面的一背面，该有源面上配置有多个第二焊垫，且所述第二焊垫上形成一第四凸块，该第四晶粒以该有源面面对该第三晶粒的该背面接合该第三晶粒，使所述第四凸块分别对应连接该第三晶粒的所述直通硅晶栓塞；及
一封胶体，用以覆盖该基板、该第一晶粒、该第二晶粒、该第三晶粒、该第四晶粒及所述金属导线。
2.根据权利要求1所述的多晶粒堆栈封装结构，其特征在于，所述第一焊垫位于该第一晶粒的该有源面的中央区域及所述第二焊垫位于该第四晶粒的该有源面的中央区域，所述直通硅晶栓塞分别设置于该第二晶粒及该第三晶粒的中央区域。
3.根据权利要求1所述的多晶粒堆栈封装结构，其特征在于，所述金属导线与所述第三凸块之间进一步配置有至少一第五凸块。
4.一种多晶粒堆栈封装结构，包括：
一基板，具有一上表面及一下表面，该上表面上定义一晶粒设置区及配置有多个接点，该晶粒设置区内形成一凹槽，所述接点位于该晶粒设置区之外；
一第一晶粒，具有一有源面及相对该有源面的一背面，该第一晶粒以该背面设置于该凹槽中，该有源面上配置有多个第一焊垫且所述第一焊垫上形成一第一凸块；
一第二晶粒，具有一有源面及相对该有源面的一背面以及多个直通硅晶栓塞，所述直通硅晶栓塞贯穿该第二晶粒以使该有源面与该背面间相互电性连接，该有源面上形成多个第二凸块分别连接所述直通硅晶栓塞，其中该第二晶粒以该背面面对该第一晶粒的该有源面接合该第一晶粒，使所述直通硅晶栓塞分别对应连接所述第一凸块；
多条金属导线，用以连接所述第二凸块至所述基板上的所述接点；
一第三晶粒，具有一有源面及相对该有源面的一背面以及多个直通硅晶栓塞，所述直通硅晶栓塞贯穿该第三晶粒以使该有源面与该背面间相互电性连接，该有源面上形成多个第三凸块分别连接所述直通硅晶栓塞，其中该第三晶粒以该有源面面对该第二晶粒的该有源面接合该第二晶粒，使所述第三凸块分别对应连接所述金属导线及所述第二凸块；
一第四晶粒，具有一有源面及相对该有源面的一背面，该有源面上配置有多个第二焊垫，所述第二焊垫上形成一第四凸块，该第四晶粒以该有源面面对该第三晶粒的该背面接合该第三晶粒，使所述第四凸块分别对应连接该第三晶粒的所述直通硅晶栓塞；及
一封胶体，用以覆盖该基板、该第一晶粒、该第二晶粒、该第三晶粒、该第四晶粒及所述金属导线。
5.根据权利要求4所述的多晶粒堆栈封装结构，其特征在于，所述第一焊垫位于该第一晶粒的该有源面的中央区域，所述第二焊垫位于该第四晶粒的该有源面的中央区域，以及所述直通硅晶栓塞分别设置于该第二晶粒及该第三晶粒的中央区域。
6.根据权利要求4所述的多晶粒堆栈封装结构，其特征在于，其更进一步包含一控制晶粒设置于该凹槽内并位于该第一晶粒与该基板之间，该第一晶粒以该背面直接固接于该控制晶粒上，该控制晶粒与该基板电性连接。
7.根据权利要求4所述的多晶粒堆栈封装结构，其特征在于，其更进一步包含一控制晶粒设置于该凹槽内并位于该第一晶粒与该基板之间，该控制晶粒被一覆盖层所包覆，该第一晶粒固接于该覆盖层上，该控制晶粒与该基板电性连接。
8.根据权利要求4所述的多晶粒堆栈封装结构，其特征在于，所述金属导线与所述第三凸块之间进一步配置有至少一第五凸块。
9.一种多晶粒堆栈封装结构，包括：
一基板，具有一上表面及一下表面，该上表面上定义一晶粒设置区及配置有多个接点，所述接点位于该晶粒设置区之外；
一第一晶粒，具有一有源面及相对该有源面的一背面，该第一晶粒以该背面设置于该晶粒设置区，该有源面的***区域上配置有多个第一焊垫且所述第一焊垫上形成一第一凸块；
多条金属导线，用以连接所述第一凸块至所述基板上的所述接点；
一第二晶粒，具有一有源面及相对该有源面的一背面以及多个直通硅晶栓塞，每一该直通硅晶栓塞贯穿该第二晶粒以使该有源面与该背面间相互电性连接，且每一该直通硅晶栓塞于该有源面形成一第一端并于该背面形成一第二端，而于至少部份所述直通硅晶栓塞的所述第二端上分别形成一第二凸块，其中该第二晶粒以该背面面对该第一晶粒的该有源面接合该第一晶粒，使所述第二凸块分别对应连接所述金属导线及所述第一凸块；
一第三晶粒，具有一有源面及相对该有源面的一背面以及多个直通硅晶栓塞，每一该直通硅晶栓塞贯穿该第三晶粒以使该有源面与该背面间相互电性连接，且每一该直通硅晶栓塞于该有源面形成一第一端并于该背面形成一第二端，而于至少部份所述直通硅晶栓塞的所述第二端上分别形成一第三凸块，其中该第三晶粒以该背面面对该第二晶粒的该有源面接合该第二晶粒，使该第三晶粒的所述第三凸块分别对应连接该第二晶粒的所述直通硅晶栓塞的所述第一端；及
一封胶体，用以覆盖该基板、该第一晶粒、该第二晶粒、该第三晶粒及所述金属导线。
10.根据权利要求9所述的多晶粒堆栈封装结构，其特征在于，该第二晶粒更进一步包含多个第四凸块，每一该第四凸块形成于该第二晶粒的所述直通硅晶栓塞的所述第一端，其中该第三晶粒的所述第三凸块分别电性连接该第二晶粒的所述第四凸块。
11.根据权利要求9所述的多晶粒堆栈封装结构，其特征在于，所述金属导线与所述第二凸块之间进一步配置有至少一第五凸块。
12.根据权利要求9所述的多晶粒堆栈封装结构，其特征在于，该晶粒设置区内进一步形成一凹槽，该第一晶粒设置于该凹槽内。
13.根据权利要求12所述的多晶粒堆栈封装结构，其特征在于，其更进一步包含一控制晶粒设置于该凹槽内并位于该第一晶粒与该基板之间，该第一晶粒以该背面直接固接于该控制晶粒上，该控制晶粒与该基板电性连接。
14.根据权利要求12所述的多晶粒堆栈封装结构，其特征在于，其更进一步包含一控制晶粒设置于该凹槽内并位于该第一晶粒与该基板之间，该控制晶粒被一覆盖层所包覆，该第一晶粒固接于该覆盖层上，该控制晶粒与该基板电性连接。
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