CN203277350U - 多芯片封装体 - Google Patents

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Abstract

本实用新型公开了一种多芯片封装体，包括：一基板，设有基板电路并具有第一面和与该第一面相对的第二面，其中第一面形成有中心凹槽，而第二面则关于中心凹槽中心对称地形成有至少一对第二面凹槽；芯片组，各芯片被等数目的设置于所述中心凹槽和各第二面凹槽内，并与基板电路匹配电气连接；以及封装层，将芯片组封装在所述基板上，藉以保护各芯片。依据本实用新型能够有效降低多芯片封装时信号传输延迟及信号不同步问题。

Description

多芯片封装体
技术领域
本实用新型涉及一种多芯片封装体。
背景技术
在半导体器件的制造工艺中，将一个或多个半导体芯片安装到引线框架或基板上并以引线键合或flip chip方式将芯片外引脚与基板相应引脚相连接，用树脂进行密封，之后用切割刀具切割封装基板从而形成具有特定功能的单个封装体。
将上述单个封装体进行组装，这样即制造出各式各样的半导体器件，该器件广泛应用在微机电***、个人计算机、移动电话、服务器等电子设备中。
从80年代中后期开始，电子产品外观上朝着轻、薄、小型化方向发展，性能上则朝着网络化和多媒体化方向发展。相应外观上的要求，促使半导体器件及单个封装体也需要小型化、薄型化；而高性能电子器件的市场需求对电路组装技术提出了相应的要求：（1）高密度化；（2）高速度化。
为了满足这些要求，越来越多的3D堆叠封装形式如雨后春笋般涌现，堆叠层数由原来的两层、三层发展到现在的十层以上，这种发展趋势虽然在功能上满足了封装体高密度化，高速度化的需求，但是封装体的厚度也相应的越来越厚，相应的信号传输延时差异越来越大，工艺能力受到极大的挑战，其成为现在对电子产品轻、薄、小要求的关键制约因素。
要实现电子器件的薄型化和性能稳定化要求，需从减小单个封装体的厚度和合理布置基板线路布线着手。目前广泛采用的方法是磨削封装基板和磨削芯片背面，使基板和芯片最小化。但是当厚度达到足够薄时，继续减薄会造成芯片和封装基板的损伤，严重影响封装体电性能，使成品率下降，成本提高。
因此在芯片和基板磨削减薄方法无法使用时，需要一种有效的封装体减薄方法，并可使封装不良率下降。鉴于此，针对上述问题，有必要给出新的封装结构，以克服已知的缺点。
实用新型内容
因此，本实用新型的目的在于提供一种能够有效降低多芯片封装时信号传输延迟及信号不同步问题的多芯片封装体。
本实用新型采用以下技术方案：
一种多芯片封装体，包括：
一基板，设有基板电路并具有第一面和与该第一面相对的第二面，其中第一面形成有中心凹槽，而第二面则关于中心凹槽中心对称地形成有至少一对第二面凹槽；
芯片组，各芯片被等数目的设置于所述中心凹槽和各第二面凹槽内，并与基板电路匹配电气连接；以及
封装层，将芯片组封装在所述基板上，藉以保护各芯片。
上述多芯片封装体，依据较佳的实施例，所述第一面在所述中心凹槽的周围预置有用于所述基板电路与外部电路连接的接点。
上述多芯片封装体，依据较佳的实施例，所述基板为左右对称结构，形成在所述第一面上的凹槽仅有所述中心凹槽，在中心凹槽两边的基板体上设有所述接点；相应地，所述第二面凹槽有一对，左右对称地设置在第二面上。
上述多芯片封装体，在一些实施例中，匹配第一面和第二面，所述基板至少设有匹配两面的各一层电路布线，并在对应的中心凹槽及各第二面凹槽内设有用于匹配连接所容纳芯片的引脚群。
上述多芯片封装体，所述引脚群为凸块引脚群，从而，籍由该凸块引脚群，容纳入相应凹槽内的芯片被连接支撑于槽底而与槽底间留有第一填充间隙，且芯片边侧与槽壁间留有第二填充间隙；相应地，所述封装层含有填充入所述第一填充间隙和第二填充间隙的部分。
上述多芯片封装体，所述第一填充间隙大于第二填充间隙。
上述多芯片封装体，在一些实施例中，所述封装层在第一面的部分包覆位于第一面上凹槽内的芯片并在对应凹槽周边部分地延伸到第一面上，而在第二面则覆盖整个第二面。
上述多芯片封装体，在一些较佳的实施例中，第二面凹槽位于第二面边侧，而在凹槽在所在边侧开口。
上述多芯片封装体，在一些实施例中，所述芯片组中的芯片均为倒装芯片。
从以上方案可以看出，依据本实用新型，链路连接采用对称布置，能够保证被对称封装的芯片在电信号传输时的同步，且整体上线路缩短，信号传输延迟能够有效地降低。
为使本实用新型的目的、技术内容、特点及其所达成的功效表达的更为清楚，现提供由具体实施例配合所附的图式详细加以说明如下。
附图说明
图1为已知的一种半开槽基板封装结构示意图。
图2为依据本实用新型的一种多芯片封装体较佳实施例的刨面示意图。
图3、图4为依据本实用新型一较佳实施例封装步骤的刨面示意图。
具体实施方式
一般而言，半开口式的多芯片封装技术常见如图1所示的堆叠结构，是于一上面开口的基板1的凹槽处贴一第一芯片61，以锡球3连接或者引线键合方式连接，将第二芯片62正面朝上贴于第一芯片背面，用引线键合方式将第二芯片62与基板1上表面引出端进行电气连接，一空白芯片9粘于第二芯片62之上中间，在空白芯片9之上粘第三芯片6，用引线5键合方式将第三芯片6与基板1上表面对应引出端进行电气连接，并以树脂封胶成一封装体7，在基板1下表面对应线路引出端口植锡球2，形成已知的一种封装体结构。
如图1所示的结构使整个封装体厚度略有减小，但减小程度并不明显。且采用三层芯片堆叠放置结构，使第三芯片6的信号传输延迟大于第二芯片62和第一芯片61的信号传输延迟，该封装体的信号传输能力降低。
依据本实用新型的第一实施例解决了上述已知封装结构的缺点。如说明书附图2的封装结构既可以很大程度的减小多芯片封装体的厚度，又不会引起封装体传输性能的下降。
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的原理和特征进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本实用新型保护范围内。
如图2所示，在一个实施例中，包括基板1，一第一芯片4，一第二芯片5，一第三芯片6。
基板1包括上表面12和下表面11。
基板1的上表面12中间形成有凹槽13，构成凹槽13的实体部分为基板1上的凸缘层16和凸缘层18，并在凹槽13内设有复数个第一接点22，上凸缘层16上设有复数个第二接点25，上凸缘层18上设有复数个第三接点21。
接点在图2中表示在对应圆形特征的底侧。
基板1的下表面11形成有左凹槽15和右凹槽14，中部形成有凸缘层17，左凹槽15和右凹槽14关于凹槽13的中心对称。
进而，如图2所示，左凹槽15内设有复数个第四接点24，在右凹槽14内设有复数个第五接点23。
凸缘层16和凸缘层18系一体成型于基板1上表面12，凸缘层17系一体成型于基板1的下表面11。
上层的第一芯片4系设于基板1的上表面12上，并容纳进凹槽13内，且由复数个凸球32电连接至第一接点22上，而形成与基板电路的连接。
下层的第二芯片6系设于基板1的下表面11上，并容纳入左凹槽15内，且由复数个凸球3点连接至第四接点24上，而形成与基板电路的连接。
下层的第三芯片5系设于基板1的下表面11上，并容纳入右凹槽14内，且由复数个凸球31点连接至第五接点23上。
从上述的内容中可以看出，各芯片均直接通过凸球与基板电路形成连接，而不是通过延伸出的键合线进行连接，相互间不存在不同步的问题，且凸球所产生的延迟非常小，信号比较稳定，且延迟较轻。
这类封装用于Flip Chip（倒装芯片，简称倒装片）中，一种无引脚结构，一般含有电路单元。 设计用于通过适当数量的位于其面上的锡球(导电性粘合剂所覆盖)，在电气上和机械上连接于电路，上面提到的凸球均可以采用锡球。
倒装芯片起源于上世纪60年代，由IBM率先研发出，具体原理是在I/Opad上沉积锡铅球，然后将芯片翻转加热利用熔融的锡铅球与陶瓷板相结合，此技术已替换常规的打线接合，逐渐成为未来封装潮流。
Flip Chip既是一种芯片互连技术，又是一种理想的芯片粘接技术．早在30年前IBM公司已研发使用了这项技术。但直到近几年来，Flip Chip已成为高端器件及高密度封装领域中经常采用的封装形式。
今天，Flip-Chip封装技术的应用范围日益广泛，封装形式更趋多样化，对Flip-Chip封装技术的要求也随之提高。同时，Flip Chip也向制造者提出了一系列新的严峻挑战，为这项复杂的技术提供封装，组装及测试的可靠支持。
以往的一级封闭技术都是将芯片的有源区面朝上，背对基板和贴后键合，如引线健合和载带自动健全（TAB）。FC则将芯片有源区面对基板，通过芯片上呈阵列排列的焊料凸点实现芯片与衬底的互连。
基板直接以倒扣方式安装到PCB从硅片向四周引出I/O，互联的长度大大缩短，减小了RC延迟，有效地提高了电性能．显然，这种芯片互连方式能提供更高的I/O密度．倒装占有面积几乎与芯片大小一致．在所有表面安装技术中，倒装芯片可以达到最小、最薄的封装。
凸球连接表示为一种凸块引脚结构，实际上，由于各芯片与基板1距离具有一定的基本相等性，从而，也可以使用如金线、铜线等键合线与基板电路的布线进行电气连接。
在上面的示例中每个凹槽设有一个芯片，显然，也可以采用堆叠的方式，在每个凹槽中设置两个芯片，在容许的延迟和同步范围内进行芯片的堆叠。
同时上述结构为一种简单的左右对称结构，在一些实施例中，如基板为方形块，其上表面12中部形成有凹槽13，左右两边形成一对凹槽，仍然有足够的面积设置与外部连接的接点。在此条件下，下表面11可以中心对称地设有更多的凹槽。
在图2所示的结构中，基板1上表面12上凸缘层16上第一接点25上放置复数个凸球2，上凸缘层18上第三接点21上放置复数个凸球33，该凸球33和2形成基板和外界的点连接通路
封装胶7覆盖基板1上表面12上安放的第一芯片4和下表面11凸缘层17和第二芯片6及第三芯片5。
封装时，如图3所示，首先提供基板1，使基板1上表面12设有形成凹槽13的凸缘层21和凸缘层25；基板1的下表面11对称地设有左凹槽15和右凹槽14的凸缘层17。
然后将第一芯片4设置于凹槽13内，并以凸球32电连接至基板1的第一接点22上；将第二芯片6设置于左凹槽15内，并以凸球3电连接至基板1的第四接点24上；将第三芯片5设置于右凹槽14内，并以凸球31电连接至基板1的第五接点23上。
如图4所示，将封胶体7填充于凹槽13和左凹槽15和右凹槽14内，以将第一芯片4，第二芯片6及第三芯片5包覆住。
再在基板1上表面的凸缘层18和凸缘层16上第三接点21和第二接点25上植凸球33和凸球2。至此，形成封装体。
从图2至4所示的结构中可以看出，在连接芯片至基板电路上时，预留有一定的填充间隙，以填充封装物，满足隔离、保护和固定作用。
其中芯片与基板1之间的间隙，更准确的表述为芯片与槽底之间的间隙大于芯片与槽壁之间的间隙，以保证填充的完整性。
在图2所示的结构中，如左凹槽15，是一个在左侧开放的槽，这种结构便于左凹槽的形成，提高生产效率。
如上所述，所使用的封装具有如下优点：
1.封装体厚度相对于已知的多芯片封装体厚度大大降低，可实现电子产品的薄型化。
2.封装体相对于已知多芯片工艺繁琐的封装体封装而言，工艺步骤少，且可实现性强，使成品率大幅度增加。
3.封装体采用线路连接左右对称的布置，可以改善多芯片封装的电信号传输能力。

Claims (9)

1.一种多芯片封装体，其特征在于，包括：
一基板，设有基板电路并具有第一面和与该第一面相对的第二面，其中第一面形成有中心凹槽，而第二面则关于中心凹槽中心对称地形成有至少一对第二面凹槽；
芯片组，各芯片被等数目的设置于所述中心凹槽和各第二面凹槽内，并与基板电路匹配电气连接；以及
封装层，将芯片组封装在所述基板上，藉以保护各芯片。
2.根据权利要求1所述的多芯片封装体，其特征在于，所述第一面在所述中心凹槽的周围预置有用于所述基板电路与外部电路连接的接点。
3.根据权利要求2所述的多芯片封装体，其特征在于，所述基板为左右对称结构，形成在所述第一面上的凹槽仅有所述中心凹槽，在中心凹槽两边的基板体上设有所述接点；相应地，所述第二面凹槽有一对，左右对称地设置在第二面上。
4.根据权利要求1所述的多芯片封装体，其特征在于，匹配第一面和第二面，所述基板至少设有匹配两面的各一层电路布线，并在对应的中心凹槽及各第二面凹槽内设有用于匹配连接所容纳芯片的引脚群。
5.根据权利要求4所述的多芯片封装体，其特征在于，所述引脚群为凸块引脚群，从而，籍由该凸块引脚群，容纳入相应凹槽内的芯片被连接支撑于槽底而与槽底间留有第一填充间隙，且芯片边侧与槽壁间留有第二填充间隙；相应地，所述封装层含有填充入所述第一填充间隙和第二填充间隙的部分。
6.根据权利要求5所述的多芯片封装体，其特征在于，所述第一填充间隙大于第二填充间隙。
7.根据权利要求1、4至6任一所述的多芯片封装体，其特征在于，所述封装层在第一面的部分包覆位于第一面上凹槽内的芯片并在对应凹槽周边部分地延伸到第一面上，而在第二面则覆盖整个第二面。
8.根据权利要求1、4至6任一所述的多芯片封装体，其特征在于，第二面凹槽位于第二面边侧，而在凹槽在所在边侧开口。
9.根据权利要求1所述的多芯片封装体，其特征在于，所述芯片组中的芯片均为倒装芯片。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103208471A (zh) * 2013-04-23 2013-07-17 山东华芯半导体有限公司 多芯片封装体
CN114980499A (zh) * 2022-05-19 2022-08-30 维沃移动通信有限公司 封装结构、封装结构的封装方法以及电子设备

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CN103208471A (zh) * 2013-04-23 2013-07-17 山东华芯半导体有限公司 多芯片封装体
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