CN102308202A - Tft阵列检查方法以及tft阵列检查装置 - Google Patents

Tft阵列检查方法以及tft阵列检查装置 Download PDF

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Abstract

本发明涉及一种TFT阵列检查方法以及TFT阵列检查装置。在用于驱动像素的驱动模式中，使用在一个栅极周期内将施加于像素的电压仅设为正电压或负电压中的一种电压，并在一个周期内使像素保持正电压或负电压中的一种电压的驱动模式来驱动TFT阵列。通过使用该驱动模式使像素在一个栅极周期中的电压保持时间内保持正电压或负电压中的一种电压。由此，能够删除不利于缺陷检测的电压保持时间，因此能够消除对在不利于该缺陷检查的电压保持时间内进行检测的像素电压产生的影响，从而能够提高缺陷检测率。

Description

TFT阵列检查方法以及TFT阵列检查装置
技术领域
本发明涉及在液晶基板等的制造过程等中进行的TFT阵列检查工序，特别是涉及进行TFT阵列检查时的TFT阵列驱动。
背景技术
就液晶基板、有机电致发光(Electro Luminescence)基板等的形成有TFT阵列的半导体基板的制造过程而言，在制造过程中包括TFT阵列检查工序，在该TFT阵列检查工序中进行TFT阵列的缺陷检查。
TFT阵列例如被用作选择液晶表示装置的像素(像素电极)的开关元件。在具备TFT阵列的基板中，例如平行地配置作为扫描线而发挥功能的多根栅极线(gate line)，并且与栅极线垂直设置有记载为信号线的多根源极线(source 1ine)，在两线交叉部分的附近设置TFT(Thin film transistor：薄膜晶体管)，像素(像素电极)连接于该TFT。
液晶表示装置通过在设置有上述TFT阵列的基板与对置基板之间夹有液晶层而构成，在对置基板所具备的对置电极与像素电极之间形成像素电容。像素电极除上述像素电容外还连接有附加电容(Cs)。该附加电容(Cs)的一端与像素电极相连接，另一端与共用线(common line)或栅极线相连接。与共用线相连接的结构的TFT阵列被称为Cs on Com型(存储电容在共用线上的类型)TFT阵列，与栅极线相连接的结构的TFT阵列被称为Cs onGate(存储电容在栅极线上的类型)型TFT阵列。
在该TFT阵列中，因为扫描线(栅极线)和信号线(源极线)的断线、扫描线(栅极线)与信号线(源极线)的短路、驱动像素(pixel)的TFT的特性不良所导致的像素缺陷等的缺陷检查例如通过如下方式而进行：对置电极接地，以规定间隔对栅极线的全部或者一部分施加例如-15V至+15V的直流电压，对源极线的全部或者一部分施加检查信号(例如专利文献1的现有技术)。
TFT阵列检查装置能够向TFT阵列输入检查用的驱动信号，通过检查此时的电压状态能够进行缺陷检测。另外，也可以通过观察液晶的显示状态来对TFT阵列进行缺陷检测。在通过观察液晶的显示状态来检查TFT阵列的情况下，除了以在TFT阵列基板与对置电极之间夹有液晶层的液晶显示装置的状态进行检查外，还可以将具备液晶层和对置电极的检查夹具安装于TFT阵列基板，由此以未成为液晶表示装置的半成品的状态来进行检查。
在TFT阵列的制造处理过程中有可能产生各种各样的缺陷。图19至图21是用于说明缺陷例的TFT阵列的等效电路。
图19是用于说明在构成TFT阵列的各元件部分中所产生的缺陷的图。在图19中的虚线所示的各位置中，像素12oe与源极线15e之间表示短路缺陷(S-Dshort)、像素12eo与栅极线14e之间表示短路缺陷(G-Dshort)，像素12eo与Cs线之间表示短路缺陷(D-Csshort)。
另外，除上述各像素中的缺陷外，还存在一种产生于相邻的像素之间的被称为相邻缺陷的缺陷。作为该相邻缺陷已知以下种类：横向相邻的像素之间的缺陷(称为横PP)、纵向相邻的像素之间的缺陷(称为纵PP)、相邻的源极线之间的短路(称为SSshort)以及相邻的栅极线之间的短路(称为GGshort)。
图20是用于说明横向的相邻缺陷的图。图20中的虚线分别表示横向相邻的像素12eo与12ee之间的短路缺陷(横PP)和横向相邻的源极线So与Se之间的短路缺陷(SSshort)。
图21是用于说明纵向的相邻缺陷的图。图21中的虚线分别表示纵向相邻的像素12oo与12eo之间的短路缺陷(纵PP1)、纵向相邻的像素12oe与12ee之间的短路缺陷(纵PP2)以及纵向相邻的栅极线Go与Ge之间的短路缺陷(GGshort)。
在使用了电子束的TFT阵列检查装置中，对像素(ITO电极)照射电子束，并对通过该电子束的照射而发出的二次电子进行检测，由此将施加到像素(ITO电极)的电压波形改变为二次电子波形，并通过信号进行图像化，由此对TFT阵列进行电性检测。
作为对图19所示的各像素所产生的缺陷进行检查的驱动模式例如存在一种图22所示的检查模式。此外，图22的(a)、(b)、(e)、(f)表示栅极信号，图22的(c)、(d)、(g)、(h)表示源极信号。
检查用的驱动模式在一个栅极周期内具备：在栅极导通后使所有像素保持为正电压的正电压保持时间以及接下来在栅极导通之后使像素保持为负电压的负电压保持时间。在正电压保持时间对所有像素施加正电压，而在负电压保持时间对所有像素施加负电压。缺陷检测通过使在正电压保持时间所检测到的像素电压与在负电压保持时间所检测到的像素电压相加来进行缺陷检测。
图22的(a)至(d)的驱动模式表示将正电压保持时间与负电压保持时间的时间比设为1∶1时的驱动模式例，图22的(e)至(h)的驱动模式表示将正电压保持时间与负电压保持时间的时间比设为3∶1时的驱动模式例。
驱动模式的一个栅极周期例如设为16msec，在正电压保持时间与负电压保持时间的时间比为1∶1的情况下，正电压保持时间为8msec，在正电压保持时间与负电压保持时间的时间比为3∶1的情况下，正电压保持时间为12msec。
通过该栅极信号与源极信号的组合来对TFT阵列的所有像素交替地施加正电压(在此为10v)和负电压(在此为-10v)。
驱动模式除了使用对所有像素施加相同电压的模式外，通过使用对相邻像素施加不同电位的模式来检测相邻缺陷。用于检测相邻缺陷的检查模式能够使用各种检查模式，例如，在检测横向相邻缺陷的情况下，以在TFT阵列上施加电压以使正电压的像素(ITO)与负电压的像素(ITO)形成的电压分布为竖条纹图案。在该竖条纹图案中，将TFT阵列的纵向像素设为相同电压，相邻的横向的像素的行之间设为不同电压。由此来检测横向相邻缺陷。
另外，在检测纵向相邻缺陷的情况下，在TFT阵列上施加电压以使正电压的像素(ITO)与负电压的像素(ITO)形成的电压分布为横条纹图案。在该横条纹图案中，将TFT阵列的横向像素设为相同电压，将相邻的纵向的像素列之间设为不同电压。由此来检测纵向相邻缺陷(例如专利文献2)。
专利文献1：日本特开平5-307192号公报
专利文献2：日本特开2008-58767号公报
发明内容
发明要解决的问题
众所周知，TFT阵列中产生的电性缺陷根据缺陷种类具有在正电压保持时间内检测到的缺陷和在负电压保持时间内检测到的缺陷。例如，SD缺陷在正电压保持时间内容易被检测出，而DCs缺陷在负电压保持时间内容易被检测出。
在以往使用的驱动模式中，一个栅极周期内具备正电压保持时间和负电压保持时间，将在正电压保持时间内检测到的像素电压与在负电压保持时间内检测到的像素电压相加，由此进行缺陷检测。TFT阵列检查将一个栅极周期分割为多个帧，以各帧的时间作为单位来扫描所有像素并检测像素电压。通常，一个栅极周期包括10帧，通过在各个帧中对所有像素进行扫描来获取总共10个检测数据。
在使用这种驱动模式的缺陷检测中，存在以下问题：由于不利于缺陷检测的驱动模式部分对像素电压产生影响而导致缺陷检测率降低，另外，还存在以下问题：像素的电压变化依赖于驱动模式的施加电压的保持时间，由此导致缺陷检测率降低。
图23是用于说明利用现有的驱动模式进行缺陷检测的图。图23的(a)表示检测SD短路缺陷的例子，图23的(b)表示检测DCs短路缺陷的例子，图23的(c)表示检测GD短路缺陷的例子。此外，在此示出了在9个像素内的中央像素中产生缺陷的情况。
当对正电压保持时间内得到的电压与负电压保持时间内得到的电压相加后得到的缺陷像素与正常像素之间的电压差进行观察时可知：在图23的(a)所示的SD短路情况下电压差为10V，在图23的(b)所示的DCs短路情况下电压差为4V，在图23的(c)所示的GD短路情况下电压差为13V。
当对SD缺陷的各电压保持时间中的缺陷像素的电压与正常像素的电压之间的电压差进行观察时可知：在正电压保持时间内电压差为24V，与此相对，在负电压保持时间内电压差为0V，因此相加后得到的电压差为10V，从而用于进行缺陷检测的电压差减小。
当对DCs缺陷的各电压保持时间中的缺陷像素的电压与正常像素的电压之间的电压差进行观察时可知：在正电压保持时间内电压差为10V，与此相对，在负电压保持时间内电压差为14V，因此相加后得到的电压差为4V，从而用于进行缺陷检测的电压差减小。
另外，当对GD缺陷的各电压保持时间中的缺陷像素的电压与正常像素的电压之间的电压差进行观察时可知：在正电压保持时间内电压差为27V，与此相对，在负电压保持时间内电压差为3V，因此相加后得到的电压差为13V，从而用于进行缺陷检测的电压差减小。
这样，存在以下问题：在正电压保持时间或者负电压保持时间内，由于在不利于缺陷检测的电压保持时间内所检测到的像素电压而导致缺陷检测率降低。
另外，在TFT阵列的缺陷种类中，有时像素的电压变化依赖于驱动模式的施加电压的保持时间。在检测这种缺陷种类的情况下，如以往那样，在一个栅极周期内如果切换正电压保持时间和负电压保持时间并施加电压时，由于保持时间短，因此无法获得进行缺陷检测所需的充分的电压变化，从而使缺陷检测的检测率降低。
这样，存在以下问题：像素的电压变化依赖于驱动模式的施加电压的保持时间，由此缺陷检测率降低。
因此，本发明的目的在于提供一种TFT的驱动模式，该TFT驱动模式能够解决上述现有问题并提高缺陷检测的检测率。
更为详细地说，本发明的目的在于解决以下问题：在正电压保持时间或负电压保持时间内，由于在不利于缺陷检测的电压保持时间内所检测到的像素电压而导致缺陷检测率的降低，另外，本发明的目的还在于解决以下问题：因像素的电压变化依赖于驱动模式的施加电压的保持时间而导致缺陷检测率的降低。
用于解决问题的方案
在本发明涉及一种驱动TFT阵列的驱动模式，在用于驱动像素的驱动模式中，取代现有的驱动模式而使用在一个栅极周期内将施加于像素的电压仅设为正电压或负电压中的一种电压，并在一个周期内使像素保持正电压或负电压中的某一种电压的驱动模式来驱动TFT阵列，上述现有模式如下：在一个栅极周期内以正电压和负电压来切换施加于像素的电压，并具备使像素保持正电压的正电压保持时间和使像素保持负电压的负电压保持时间。通过使用该驱动模式，在一个栅极周期中的电压保持时间内像素保持正电压或负电压中的某一种电压。
通过使用本发明的驱动模式能够删除不利于缺陷检测的电压保持时间，因此能够消除对在不利于该缺陷检查的电压保持时间进行检测的像素电压的影响，从而能够提高缺陷检测率。
另外，在像素的电压变化依赖于驱动模式中的施加电压的保持时间的情况下，通过使用本发明的驱动模式能够延长电压保持时间，从而能够提高缺陷检测率。
本发明的TFT基板的检查方法是对TFT基板的TFT阵列施加电压，通过对由电子束的照射而得到的二次电子进行检测来检查TFT阵列的缺陷的基板检查方法，将扫描TFT阵列的所有像素的时间宽度设为一帧，由多个帧来构成检查TFT基板的一个栅极周期。因而，能够在一个栅极周期的多个帧内对TFT阵列的所有像素进行扫描来获得检测信号。
就本发明的TFT基板的检查方法而言，除了对一个栅极周期所具备的所有帧进行扫描来获取检测信号的方式外，也可以是如下方式：对从一个栅极周期所具备的所有帧中选择出的帧进行扫描来获取检测信号。此时，也可以在一个栅极周期内，对时间上靠后的帧进行扫描，并使用通过该扫描而检测到的检测信号来进行缺陷检测。通过使用对该时间上靠后的帧进行扫描而检测到的检测信号，能够提高进行缺陷检测所需要花费的时间的缺陷种类的检测率。
本发明的TFT基板的检查方法将扫描TFT阵列的所有像素的时间宽度设为一帧，在包含多个该帧的栅极周期内，具备如下一种作为用于驱动像素的驱动模式的电压模式：在时间上的第一帧的初始期间内将像素电压设为正电压或负电压中的某一种电压，之后，在第一帧的剩余期间以及第二帧之后的帧内使上述电压进行正负反转。
使用该电压模式对TFT阵列的像素施加第一帧的初始期间的正电压或负电压中的一种电压，之后，在一个栅极周期的整个时间宽度内保持施加于像素的电压。
在第一帧的初始期间内，通过将TFT阵列的TFT设为导通状态来对TFT阵列的像素施加第一帧的初始期间的正电压或负电压中的一种电压。另一方面，通过将TFT阵列的TFT设为截止状态而使像素在一个栅极周期的整个时间宽度内保持其被施加的电压。
另外，对于TFT阵列使栅极线与源极线网格状地排列。通过对栅极线施加的栅极信号来控制TFT阵列的TFT的导通状态和截止状态。通过对源极线施加的源极信号，通过导通状态的TFT对像素施加电压模式的电压，并使像素保持被施加的电压。
另外，使经由附加电容连接于像素的共用线的电压向负侧偏移，由此增加正常像素与短路缺陷像素之间的电压差。通过使电压差增加能够提高缺陷检测的检测率。
另外，一个栅极周期具备多个帧，通过在每一帧内对所有像素进行扫描来获取检测信号。在一个栅极周期所具备的多个帧内，基于对时间上靠后的帧进行扫描而获得的检测信号来进行缺陷检测。根据缺陷种类，有时由缺陷获得的检测信号会依赖于使像素保持为施加电压的保持时间。在这种缺陷种类的缺陷检测中，使用对时间上靠后的帧进行扫描而得到的检测信号，由此能够获取较长的保持时间的检测信号，从而能够提高检测率。
本发明的TFT基板的检查装置是以下一种装置：对TFT基板的TFT阵列施加电压，根据电子束的照射而得到的二次电子来检测该施加电压的电压状态，从而检查TFT阵列的缺陷。
本发明的检查装置具备：电子束源，其对TFT基板照射电子束；检测器，其检测从TFT基板发出的二次电子；检查信号生成部，其生成检查信号并施加给TFT基板的TFT阵列；以及缺陷检测部，其根据检测器的检测信号来检测TFT阵列的缺陷。
本发明的检查信号生成部将用于扫描TFT阵列的所有像素的时间宽度设为一帧，在一个栅极周期内具备多个帧。在该一个栅极周期内，作为用于驱动像素的驱动模式，在上述多个帧内的时间上的第一帧的初始期间将像素电压设为正电压和负电压中的某一种电压，之后，在第一帧的剩余期间以及第二帧之后的帧内使上述电压进行正负反转。
本发明的缺陷检测部使用检查信号生成部生成的电压模式来对TFT阵列的像素施加第一帧的初始期间的正电压和负电压中的某一种电压，之后，在一个栅极周期的整个时间宽度内保持对上述像素施加的电压，根据由电压保持所获取的像素电压来检测像素的缺陷。
发明的效果
如上述说明那样，根据本发明的TFT基板的检查方法以及TFT基板的检查装置，能够删除不利于缺陷检测的电压保持时间，因此能够消除对在不利于该缺陷检测的电压保持时间内进行检测的像素电压的影响，从而能够提高缺陷检测率。
另外，根据本发明的TFT基板的检查方法以及TFT基板的检查装置，在像素的电压变化依赖于驱动模式中的施加电压的保持时间的情况下，通过使用本发明的驱动模式能够延长电压保持时间，从而能够提高缺陷检查效率。
附图说明
图1是本发明的TFT阵列检查装置的概要图。
图2是示意性地表示Cs on Com型TFT阵列的结构的图。
图3是Cs on Com型TFT阵列的等效电路图。
图4是示意性地表示Cs on Gate型TFT阵列的结构的图。
图5是Cs on Gate型TFT阵列的等效电路图。
图6是用于说明TFT阵列检查中的一个栅极周期的图。
图7是用于说明本发明的第一方式的检查信号的信号模式的信号图。
图8是用于说明本发明的第一方式的检查信号的信号模式的像素波形的信号图。
图9是用于说明本发明的第一方式的检查信号的信号模式的像素电压状态的图。
图10是用于说明本发明的第二方式的检查信号的信号模式的信号图。
图11是用于说明本发明的第二方式的检查信号的信号模式的像素波形的信号图。
图12是用于说明本发明的第二方式的检查信号的信号模式的像素电压状态的图。
图13是用于说明本发明的第三方式的检查信号的信号模式的信号图。
图14是用于说明本发明的第三方式的检查信号的信号模式的像素波形的信号图。
图15是用于说明本发明的第三方式的检查信号的信号模式的像素电压状态的图。
图16是用于说明本发明的第四方式的检查信号的信号模式的信号图。
图17是用于说明本发明的第四方式的检查信号的信号模式的像素波形的信号图。
图18是用于说明本发明的第四方式的检查信号的信号模式的像素电压状态的图。
图19是用于说明TFT阵列的缺陷的图。
图20是用于说明横向相邻缺陷的图。
图21是用于说明纵向相邻缺陷的图。
图22是用于说明用于检测缺陷的检查模式的信号图。
图23是表示在检查模式中进行驱动时所产生的像素的电压状态的图。
附图标记说明
1：阵列检查装置；2：电子束源；3：二次电子检测器；4：检查信号生成部；5：信号处理部；6：缺陷检测部；7：平台；8：探针器；9：扫描控制部；10：基板；11A：区域；12：像素；13：附加电容(Cs)；14：栅极线；15：源极线；16：Cs线。
具体实施方式
下面，参照附图来详细说明本发明的实施方式。下面，使用图1来说明本发明的TFT基板的检查装置的结构例，使用图7至图18来说明本发明的TFT基板的检查方式。图7至图9是用于说明在将像素与共用线相连接的Cs on Com型TFT阵列中将一个栅极周期设为正电压保持时间的第一检查方式的图。图10至图12是用于说明在像素与共用线相连接的Cs on Com型TFT阵列中将一个栅极周期设为负电压保持时间的第二检查方式的图。图13至图15是用于说明在像素与栅极线相连接的Cs on Gate型TFT阵列中将一个栅极周期设为正电压保持时间的第三检查方式的图。图16至图18是用于说明在像素与栅极线相连接的Cson Gate型TFT阵列中以交错排列图案的方式将一个栅极周期设为正电压保持时间的第四检查方式的图。另外，图2至图5是用于说明TFT阵列的图。
下面，参照附图来详细说明本发明的实施方式。
图1是本发明的TFT阵列检查装置的概要图。
TFT阵列检查装置1具备：检查信号生成部4，其生成用于对TFT基板10进行阵列检查的检查信号；探针器8，其对TFT基板10施加检查信号生成部4所生成的检查信号；对TFT基板的电压施加状态进行检测的机构(2，3，5)；以及缺陷检测部6，其根据检测信号来检测TFT阵列的缺陷。
探针器8具备设置有探针器插头(未图示)的探针器框。探针器8通过载置在TFT基板10上等来使探针器插头与形成于TFT基板10上的电极接触，并对TFT阵列施加检查信号。
能够将检测TFT基板的电压施加状态的机构设为各种结构。图1所示的结构是利用电子束进行检测的结构，该结构具备：电子束源2，其对TFT基板10上照射电子束；二次电子检测器3，其对通过所照射的电子束而从TFT基板10发射出的二次电子进行检测；以及信号处理部5，其对二次电子检测器3的检测信号进行信号处理，并检测TFT基板10上的电位状态。
被照射电子束的TFT阵列能够发出与所施加的检查信号的电压相应的二次电子，因此通过检测该二次电子能够检测TFT阵列的电位状态。
缺陷检测部6基于信号处理部5所获取到的TFT阵列的电位状态，通过与正常状态中的电位状态进行比较来检测TFT阵列的缺陷。
此外，在此示出了使用检测TFT基板的电压施加状态的机构(2，3，5)来对TFT阵列的缺陷进行检测的结构例，但是在由TFT基板来构成液晶表示装置的情况下，通过检查信号来驱动液晶，并表示检查信号的表示模式，除了通过对用摄像装置拍摄该显示状态而获得的拍摄图像进行图像处理来进行缺陷检查外，也可以从视觉上观察表示图像。另外，在TFT基板仅具备TFT阵列的阶段时，也可以通过在施加检查信号的夹具上设置液晶层和对置电极来暂时构成液晶表示装置，并如上述那样进行缺陷检查。
检查信号生成部4生成检查信号的检查模式，该检查信号用于驱动形成于TFT基板10上的TFT阵列。在后面对该检查模式进行说明。
扫描控制部9控制平台7、电子束源2以对TFT基板10上的TFT阵列的检查位置进行扫描。平台7将载置的TFT基板10在XY方向上移动，另外，电子束源2使照射到TFT基板10的电子束在XY方向上摆动，由此来扫描电子束的照射位置。扫描位置变为检测位置。
此外，上述TFT阵列检查装置的结构仅是一个例子，本发明并不仅限于该结构。
接着，使用图2、图3来对本发明的TFT基板检查所使用的检查信号以及Cs on Com型TFT阵列的情况进行说明，使用图4、图5来说明Cs on Gate型TFT阵列的情况。
在此，Cs on Com型TFT阵列的结构为：连接于像素电极的附加电容(Cs)的一个连接端与共用线(Cs线)相连接，而Cs onGate型TFT阵列的结构为：连接于像素电极的附加电容(Cs)的一个连接端与栅极线(Gate线)相连接。
首先，对Cs on Com型TFT阵列的情况进行说明。
图2示意性地示出了Cs on Com型TFT阵列的结构。在TFT基板上，在栅极线14与源极线15的交叉部分的附近的TFT区域11A内设置有TFT。另外，相邻的栅极线14之间设置有与附加电容(Cs)相连接的Cs线16。
图3示出了图2所示的Cs on Com型TFT阵列的等效电路。在图3的等效电路中示出了分别将栅极线14和源极线15划分成偶数和奇数两个线组来进行驱动的情况。
在奇数的栅极线14o与奇数的源极线15o的交叉部分的附近设置有像素(pixel)12oo。像素(pixel)12oo的一端与TFT11oo相连接，另一端与附加电容(Cs)13oo相连接。附加电容(Cs)13oo的另一端与Cs线16相连接。TFT11oo的漏极D与像素(pixel)12oo相连接，栅极G与奇数的栅极线14o相连接，源极S与奇数的源极线15o相连接。
同样地，在奇数的栅极线14o与偶数的源极线15e的交叉部分的附近设置有像素(pixel)12oe。像素(pixel)12oe的一端与TFT11oe相连接，另一端与附加电容(Cs)13oe相连接。附加电容(Cs)13oe的另一端与Cs线16相连接。TFT11oe的漏极D与像素(pixel)12oe相连接，栅极G与奇数的栅极线14o相连接，源极S与偶数的源极线15e相连接。
另外，在偶数的栅极线14e与奇数的源极线15o的交叉部分的附近设置有像素(pixel)12eo。像素(pixel)12eo的一端与TFT11eo相连接，另一端与附加电容(Cs)13eo相连接。附加电容(Cs)13eo的另一端与Cs线16相连接。TFT11eo的漏极D与像素(pixel)12eo相连接，栅极G与偶数的栅极线14e相连接，源极S与奇数的源极线15o相连接。
另外，在偶数的栅极线14e与偶数的源极线15e的交叉部分的附近设置有像素(pixel)12ee。像素(pixel)12ee的一端与TFT11ee相连接，另一端与附加电容(Cs)13ee相连接。附加电容(Cs)13ee的另一端与Cs线16相连接。TFT11ee的漏极D与像素(pixel)12ee相连接，栅极G与偶数的栅极线14e相连接，源极S与偶数的源极线15e相连接。
因而，根据奇数的栅极线14o的再生脉冲信号对像素(pixel)12oo施加奇数的源极线15o的电压，根据奇数的栅极线14o的再生脉冲信号对像素(Pixel)12oe施加偶数的源极线15e的电压，根据偶数的栅极线14e的再生脉冲信号对像素(Pixel)12eo施加奇数的源极线15o的电压，以及根据偶数的栅极线14e的再生脉冲信号对像素(Pixel)12ee施加偶数的源极线15e的电压。
接着，对Cs on Gate型TFT阵列的情况进行说明。
图4示意性地示出了Cs on Gate型TFT阵列的结构。在TFT基板上，栅极线14与源极线15的交叉部分的附近的TFT区域11A内设置有TFT。
图5示出了图4表示的Cs on Gate型TFT阵列的等效电路。在图5的等效电路中示出了分别将栅极线14和源极线15分成偶数和奇数两个线组来进行驱动的情况。
在奇数的栅极线14o与奇数的源极线15o的交叉部分的附近设置有像素(pixel)12oo。像素(pixel)12oo的一端与TFT 11oo相连接，另一端与附加电容(Cs)13oo相连接。附加电容(Cs)13oo的另一端与偶数的栅极线14e相连接。TFT 11oo的漏极D与像素(pixel)12oo相连接，栅极G与奇数的栅极线14o相连接，源极S与奇数的源极线15o相连接。
同样地，在奇数的栅极线14o与偶数的源极线15e的交叉部分的附近设置有像素(pixel)12oe。像素(pixel)12oe的一端与TFT11oe相连接，另一端与附加电容(Cs)13oe相连接。附加电容(Cs)13oe的另一端与偶数的栅极线14e相连接。TFT11oe的漏极D与像素(pixel)12oe相连接，栅极G与奇数的栅极线14o相连接，源极S与偶数的源极线15e相连接。
另外，在偶数的栅极线14e与奇数的源极线15o的交叉部分的附近设置有像素(pixel)12eo。像素(pixel)12eo的一端与TFT11eo相连接，另一端与附加电容(Cs)13eo相连接。附加电容(Cs)13eo的另一端与奇数的栅极线14o相连接。TFT 11eo的漏极D与像素(pixel)12eo相连接，栅极G与偶数的栅极线14e相连接，源极S与偶数的源极线15e相连接。
另外，在偶数的栅极线14e与偶数的源极线15e的交叉部分的附近设置有像素(pixel)12ee。像素(pixel)12ee的一端与TFT11ee相连接，另一端与附加电容(Cs)13ee相连接。附加电容(Cs)13ee的另一端与奇数的栅极线14o相连接。TFT11ee的漏极D与像素(pixel)12ee相连接，栅极G与偶数的栅极线14e相连接，源极S与偶数的源极线15e相连接。
因而，根据奇数的栅极线14o的再生脉冲信号对像素(pixel)12oo施加奇数的源极线15o的电压，根据奇数的栅极线14o的再生脉冲信号对像素(Pixel)12oe施加偶数的源极线15e的电压，根据偶数的栅极线14e的再生脉冲信号对像素(Pixel)12eo施加奇数的源极线15o的电压，以及根据偶数的栅极线14e的再生脉冲信号对像素(Pixel)12ee施加偶数的源极线15e的电压。
本发明的TFT检查装置通过对TFT阵列施加检查信号来驱动各像素，并根据其驱动状态是否正常来检测TFT阵列的缺陷。在对TFT阵列施加了检查信号的状态下，该缺陷检查能够对各像素中的像素电极的电压状态进行检测。像素中的像素电极的电压检测是对所有像素依次扫描电子束并获得一帧的检测信号。在缺陷检查中，通常多次重复进行该电子束的扫描，并且将多次重复的电子束的扫描作为一个栅极周期来进行。
图6是用于说明TFT阵列检查中的一个栅极周期的图。图6示出了在一个栅极周期内获取10帧量的检测信号的例子。此时，在一个栅极周期的第一帧的初始阶段，对TFT施加检查信号并对像素施加规定电压，根据该电压状态在各帧中检测所有像素的电压。
本发明使在一个栅极周期内的所有帧保持在第一帧的初始阶段中被施加的电压。例如在对所有像素施加正电压的情况下，使一个栅极周期的所有帧保持正电压，通过检测该正电压保持状态下的像素的电压变化来进行缺陷检测。另外，在对所有像素施加负电压的情况下，使一个栅极周期内的所有帧保持负电压，通过检测该负电压保持状态下的像素的电压变化来进行缺陷检测。
或者，另外，在对像素呈栅格状地施加正电压和负电压的情况下，使像素在一个栅极周期的所有帧内保持该栅格状的电压状态，并通过检测该电压保持状态下的像素的电压变化来进行缺陷检测。
不限于使用在一个栅极周期的所有帧内检测到的检测信号来进行缺陷检测，也可以使用在任意一帧中检测到的检测信号或在多个帧中检测到的检测信号来进行缺陷检测。
例如，在缺陷为绝缘不良的情况下，像素的电压逐渐变化，因此与一个栅极周期内的初始帧相比后期帧的电压变化变大，因此通过使用在一个栅极周期的最终帧中检测到的检测信号能够提高缺陷检测的检测率。
下面，使用图7至图18来说明本发明的检查信号的信号模式例。在此，对第一方式至第四方式进行说明。
第一方式是以下一种方式：在Cs on Com型TFT阵列中将检查信号的信号模式的一个栅极周期仅设为正电压保持时间，第二方式是以下一种方式：在Cs on Com型TFT阵列中将检查信号的信号模式的一个栅极周期仅设为负电压保持时间，第三方式是以下一种方式：在Cs on Gate型TFT阵列中将检查信号的信号模式的一个栅极周期仅设为正电压保持时间，第四方式是以下一种方式：在Cs on Com型TFT阵列中将检查信号的信号模式设为交错排列图案且使像素在一个栅极周期的所有帧内保持为正电压或负电压。
[第一方式]
首先，对检查信号的信号模式中的第一方式进行说明。第一方式是如下一种方式：在Cs on Com型TFT阵列中将检查信号的信号模式的一个栅极周期仅设为正电压保持时间。图7表示检查信号例，图8表示像素波形，图9表示像素的电压状态。
图7示出了本发明的一个栅极周期内的检查信号的信号模式。在图7所示的检查信号的信号模式中，例如在一个栅极周期的第一帧的初始阶段输出栅极线14(14o(图7的(a)的Go)、14e(图7的(b)的Ge))的再生脉冲信号，通过各TFT11(11oo、11oe、11eo、11ee)对各交叉部分的像素(pixel)12(12oo、12oe、12eo、12ee)施加被施加给此时的源极线15(15o(图7的(c)的So)、15e(图7的(d)的Se))的电压。
通过此时的栅极线14的电压与源极线15的电压的组合以及电压的切换来对各像素(pixel)12(12oo、12oe、12eo、12ee)施加正电压(在此为10V)。
一个栅极周期(图7中用1至10来表示的帧期间)能够设为任意的时间宽度，但作为一个例子可以设为16msec。
在图7的例子中，为了便于说明使一个栅极周期具备1至10的10个帧，使像素(pixel)在该所有帧内保持正电压(+10V)。
在第一帧的初始阶段，使栅极线Go和栅极线Ge产生再生脉冲信号(图7的(a)、(b))。此时，在与栅极线Go(Ge)的再生脉冲信号对应的期间内，对源极线So施加正电压(+10V)，之后再施加负电压(-14V)(图7的(c))。另外，在与栅极线Ge(Go)的再生脉冲信号对应的期间内，对源极线Se也施加正电压(+10V)，之后再施加负电压(-14V)(图7的(d))。
根据上述再生脉冲信号和施加电压，使像素(pixel)12oo、12ee、12oe、12eo在所有帧内保持为正电压(+10V)。
图8表示当在所有帧内使像素(pixel)保持正电压时在像素中检测到的信号波形例，图9示出了此时的像素的电压状态。
图8的(a)表示正常像素情况下的像素波形，图9的(a)表示此时的像素的电压状态。在正常像素的情况下，对所保持的正电压(10V)进行检测。图8的(b)至图8的(e)表示缺陷像素情况下的像素波形，图9的(b)至图9的(e)表示此时的像素的电压状态。
图8的(b)示出了在像素的像素电极与源极线之间存在短路的SD缺陷情况下的像素波形。在该SD缺陷中，由于源极线的电压(-14V)，像素波形电压变为(-14V)。在图9的(b)中，正常像素的电压表示为(+10V)，SD缺陷像素的电压表示为(-14V)。
图8的(c)示出了在像素的像素电极与源极线之间存在绝缘不良的缺陷的情况下的像素波形。在图9的(c)中，正常像素的电压表示为(+10V)，绝缘不良的像素的电压表示为(+10V)至(-14V)之间的电压。该绝缘不良存在于在像素电极与源极线之间具有电阻的导通状态中，也被称为弱(weak)缺陷。在该绝缘不良缺陷中，由于源极线的电压(-14V)的影响，像素波形电压从(+10V)逐渐下降为(-14V)。在本发明中，使像素(pixel)在所有帧中保持正电压，由此即使在因为对一个栅极周期的较长时间的电压变化进行检测所以像素波形的电压变化较小的情况下也能够进行缺陷检测。
由于在一个栅极周期内在后期的帧中该电压变化较大，因此通过仅检测后期的帧的电压变化来取代检测一个栅极周期的所有帧的电压变化，因此能够检测缺陷。
图8的(d)示出了在像素的像素电极与Cs线之间存在短路的DCs缺陷情况下的像素波形。在图9的(d)中，正常像素的电压表示为(+10V)，DCs缺陷像素的电压表示为(-5V)。在该DCs缺陷中，由于Cs线的电压为(-5V)，像素波形电压变为(-5V)。此外，在此将Cs线的电压设为(-5V)，由此使Cs线的电压与正常像素的电压(+10V)之间的电压差扩大，从而更易于进行缺陷检测。
图8的(e)示出了在像素的像素电极与栅极线之间存在短路的GD缺陷的情况下的像素波形。在图9的(e)中，正常像素的电压表示为(+10V)，GD缺陷的像素的电压表示为(-17V)。在该GD缺陷的情况下，由于栅极线的电压为(-17V)，像素波形电压也为(-17V)。
[第二方式]
接着，对检查信号的信号模式中的第二方式进行说明。第二方式是如下一种方式：在Cs on Com型TFT阵列中将检查信号的信号模式的一个栅极周期仅设为负电压保持时间。图10表示检查信号例，图11表示像素波形，图12表示像素的电压状态。
图10示出了本发明的一个栅极周期内的检查信号的信号模式。在图10所示的检查信号的信号模式中，例如在一个栅极周期的第一帧的初始阶段输出栅极线14(14o(图10的(a)的Go)、14e(图10的(b)的Ge))的再生脉冲信号，将被施加给此时的源极线15(15o(图10的(c)的So)、15e(图10的(d)的Se))的电压通过各TFT 11(11oo、11oe、11eo、11ee)施加给各交叉部分的像素(pixel)12(12oo、12oe、12eo、12ee)。
通过此时的栅极线14的电压与源极线15的电压的组合以及电压的切换对各像素(pixel)12(12oo、12oe、12eo、12ee)施加负电压(在此为-14V)。
一个栅极周期(图10中用1至10来表示的帧期间)能够设为任意的时间宽度，但作为一个例子例如可以设为16msec。
在图10的例子中，为了便于说明使一个栅极周期具备1至10的10个帧，并使像素(pixel)在该所有帧内保持负电压(-14V)。
在第一帧的初始阶段，使栅极线Go和栅极线Ge产生再生脉冲信号(图10的(a)、(b))。此时，在与栅极线Go(Ge)的再生脉冲信号对应的期间内，对源极线So施加负电压(-14V)，之后再施加正电压(+10V)(图10的(c))。另外，在与栅极线Ge(Go)的再生脉冲信号对应的期间内，对源极线Se也施加负电压(-14V)，之后再施加正电压(+10V)(图10的(d))。
根据上述再生脉冲信号和施加电压，在所有的帧内使像素(pixel)12oo、12ee、12oe、12eo保持为负电压(-14V)。
图11表示当在所有帧内使像素(pixel)保持负电压时用像素检测到的信号波形例子，图12示出了此时的像素的电压状态。
图11的(a)表示正常像素情况下的像素波形，图12的(a)示出了此时的像素的电压状态。在正常像素的情况下，对所保持的负电压(-14V)进行检测。图11的(b)至图11的(e)表示缺陷像素情况下的像素波形，图12的(b)至图12的(e)示出了此时的像素的电压状态。
图11的(b)示出了在像素的像素电极与源极线之间存在短路的SD缺陷的情况下的像素波形。在该SD缺陷中，由于源极线的电压为(+10V)，所以像素波形电压也为(+10V)。在图12的(b)中，正常像素的电压表示为(-14V)，SD缺陷像素的电压表示为(+10V)。
图11的(c)示出了在像素的像素电极与源极线之间存在绝缘不良的缺陷的情况下的像素波形。在图12的(c)中，正常像素的电压表示为(-14V)，绝缘不良像素的电压表示为(-14V)至(+10V)之间的电压。该绝缘不良存在于在像素电极与源极线之间具有电阻的导通状态中，也被称为弱(weak)缺陷。在该绝缘不良缺陷的情况下，由于源极线的电压(+10V)的影响，像素波形电压从(-14V)逐渐升高到(+10V)。在本发明中，使像素在所有帧内保持负电压，由此即使在因检测一个栅极周期的较长时间的电压变化而导致像素波形的电压变化较小的情况下，也能够进行缺陷检测。
由于在一个栅极周期的后期的帧中该电压变化较大，因此取代检测一个栅极周期的所有帧的电压变化而仅检测后期的帧的电压变化，由此能够检测缺陷。
图11的(d)示出了在像素的像素电极与Cs线之间存在短路的DCs缺陷的情况下的像素波形。在图12的(d)中，正常像素的电压表示为(-14V)，DCs缺陷像素的电压表示为(+5V)。在该DCs缺陷中，Cs线的电压为(+5V)，因此像素波形电压也为(+5V)。此外，在此将Cs线的电压设为(+5V)，由此使Cs线的电压与正常像素的电压(-14V)之间的电压差扩大，从而更易于进行缺陷检测。
图11的(e)示出了在像素的像素电极与栅极线之间存在短路的GD缺陷的情况下的像素波形。在图12的(e)中，正常像素的电压表示为(-14V)，GD缺陷像素的电压表示为(-17V)。在该GD缺陷中，栅极线的电压为(-17V)，因此像素波形电压也为(-17V)。
[第三方式]
首先，对检查信号的信号模式中的第三方式进行说明。第三方式是如下一种方式：在Cs on Gate型TFT阵列中将检查信号中的信号模式的一个栅极周期仅设为正电压保持时间。图13表示检查信号例，图14表示像素波形，图15表示像素的电压状态。
图13示出了本发明的一个栅极周期内的检查信号的信号模式。在图13所示的检查信号的信号模式中，例如在一个栅极周期内的第一帧的初始阶段输出栅极线14(14o(图13的(a)的Go)、14e(图13的(b)的Ge))的再生脉冲信号，将施加给此时的源极线15(15o(图13的(c)的So)、15e(图13的(d)的Se))的电压通过各TFT 11(11oo、11oe、11eo、11ee)施加给各交叉部分的像素(pixel)12(12oo、12oe、12eo、12ee)。
通过此时的栅极线14的电压与源极线15的电压的组合以及电压的切换对各像素(pixel)12(12oo、12oe、12eo、12ee)施加正电压(在此为10V)。
一个栅极周期(图13中用1至10表示的帧期间)能够设为任意的时间宽度，但作为一个例子例如可以设为16msec。
在图13的例子中，为了便于说明使一个栅极周期具备1至10的10个帧，并使像素(pixel)在该所有帧内保持正电压(+10V)。
在第一帧的初始阶段，使栅极线Go和栅极线Ge产生再生脉冲信号(图13的(a)、(b))。此时，在与栅极线Go(Ge)的再生脉冲信号对应的期间内，对源极线So施加正电压(+10V)，之后再施加负电压(-14V)(图13的(c))。另外，在与栅极线Ge(Go)的再生脉冲信号对应的期间内，对源极线Se也施加正电压(+10V)，之后再施加负电压(-14V)(图13的(d))。
根据上述再生脉冲信号和施加电压，使像素(pixel)12oo、12ee、12oe、12eo在所有帧内保持为正电压(+10V)。
图14表示当使像素(pixel)在所有帧内保持为正电压时用像素检测到的信号波形例，图15表示此时的像素的电压状态。
图14的(a)表示正常像素的情况下的像素波形，图15的(a)表示此时的像素的电压状态。在正常像素的情况下，检测所保持的正电压(+10V)。图14的(b)至图14的(d)表示缺陷像素情况下的像素波形，图15的(b)至图15的(d)表示此时的像素的电压状态。
图14的(b)示出了在像素的像素电极与源极线之间存在短路的SD缺陷的情况下的像素波形。在该SD缺陷的情况下，源极线的电压为(-14V)，因此像素波形电压为(-14V)。在图15的(b)中，正常像素的电压表示为(+10V)，SD缺陷像素的电压表示为(-14V)。
图14的(c)示出了在像素的像素电极与源极线之间存在绝缘不良的缺陷的情况下的像素波形。在图15的(c)中，正常像素的电压表示为(+10V)，绝缘不良像素的电压表示为(+10V)至(-14V)之间的电压。该绝缘不良存在于在像素电极与源极线之间具有电阻的导通状态中，也称为弱(weak)缺陷。在该绝缘不良缺陷的情况下，由于源极线的电压(-14V)的影响，像素波形电压从(+10V)逐渐下降到(-14V)。在本发明中，使像素在所有帧内保持负电压，从而因为对一个栅极周期的较长时间的电压变化进行检测，所以即使在像素波形的电压变化较小的情况下也能够进行缺陷检测。
在一个栅极周期的后期的帧中该电压变化变大，因此取代检测一个栅极周期的所有帧的电压变化而仅检测后期帧的电压变化，由此能够检测缺陷。
图14的(d)示出了在像素的像素电极与栅极线之间存在短路的GD缺陷的情况下的像素波形。在图15的(d)中，正常像素的电压表示为(+10V)，GD缺陷像素的电压表示为(-17V)。在该GD缺陷的情况下，栅极线的电压为(-17V)，因此像素波形电压变为(-17V)。
此外，在Cs on Gate型TFT阵列中将检查信号的信号模式的一个栅极周期仅设为负电压保持时间的模式能够设为与第二方式大致相同。
[第四方式]
接着，对检查信号的信号模式中的第四方式进行说明。第四方式是如下一种方式：在Cs on Com型TFT阵列中将检查信号的信号模式设为交错排列模式且使像素在一个栅极周期的所有帧内保持为正电压或负电压。图16表示检查信号例，图17表示像素波形，图18表示像素的电压状态。
图16示出了本发明的一个栅极周期内的检查信号的信号模式。在图16所示的检查信号的信号模式中，例如在一个栅极周期内的第一帧的初始阶段输出栅极线14o(图16的(a)的Go)的再生脉冲信号，并通过TFT11oo将被施加给此时的源极线15o(图16的(c)的So)的+10V的电压施加给像素(pixel)12oo，通过TFT11oe将被施加给此时的源极线15e(图16的(d)的Se)的-14V的电压施加给像素(pixel)12oe，接着，在第一帧中的下一个阶段输出栅极线14e(图16的(b)的Ge)的再生脉冲信号，通过TFT11eo将被施加给此时的源极线15o(图16的(c)的So)的-14V的电压施加给像素(pixel)12eo，并通过TFT11ee将被施加给源极线15e(图16的(d)的Se)的+10V的电压施加给像素(pixel)12ee。
通过此时的栅极线14的电压与源极线15的电压的组合以及电压的切换对各像素(pixel)12(12oo、12oe、12eo、12ee)二维交替地呈栅格状地施加正电压(在此为10V)与负电压(在此为-14V)。
一个栅极周期(图16中用1至10来表示的帧期间)能够设为任意的时间宽度，但作为一个例子例如可以设为16msec。
在图16的例子中，为了便于说明使一个栅极周期具备1至10的10个帧，并使像素(pixel)在该所有帧内保持为正电压(+10V)或负电压(-14V)。
在第一帧的初始阶段，使栅极线Go产生再生脉冲信号(图16的(a))。此时，在与栅极线Go的再生脉冲信号对应的期间内，对源极线So施加正电压(+10V)，之后再施加负电压(-14V)(图16的(c))。在与栅极线Go的再生脉冲信号对应的时刻，对源极线Se施加负电压(-14V)(图16的(d))。
另外，在第一帧中的下一个阶段，使栅极线Ge产生再生脉冲信号(图16的(b))。此时，源极线So的电压为-14V(图16的(c))，在与栅极线Ge的再生脉冲信号对应的期间内，对源极线Se施加正电压(+10V)，之后再施加负电压(-14V)(图16的(d))。
根据上述再生脉冲信号和施加电压，使像素(pixel)12oo、12ee、12oe、12eo在所有帧内保持为正电压(+10V)或负电压(-14V)。
图16表示使像素(pixel)在所有帧内栅格状地保持为正电压和负电压时利用像素所检测到的信号波形例，图17表示此时的像素的电压状态。
图17的(a)表示正常像素情况下的像素波形，图18的(a)表示此时的像素的电压状态。在正常像素的情况下，检测所保持的正电压(+10V)和负电压(-14V)。图17的(b)、图17的(c)表示缺陷像素情况下的像素波形，图18的(b)至图18的(e)表示此时的像素的电压状态。
图17的(b)示出了在相邻的像素间存在短路的短路缺陷情况下的像素波形。在该短路缺陷的情况下，相邻的像素的电压为正电压与负电压相加而得到的电压。例如正电压(+10V)与负电压(-14V)相加后像素波形电压变为(-4V)。在图18的(b)、(d)中，正常像素的电压表示为(+10V)，短路缺陷像素的电压表示为(-4V)。此外，图18的(b)表示横向相邻的短路缺陷的情况，图18的(d)表示纵向相邻的短路缺陷的情况。
图17的(c)示出了相邻的像素间存在绝缘不良的缺陷的情况下的像素波形。在图18的(c)、(e)中，正常像素的电压表示为(+10V)，绝缘不良像素的电压表示为(+10V)与(-14V)之间的电压。该绝缘不良存在于在像素电极与源极线之间具有电阻的导通状态中。在该绝缘不良缺陷的情况下，由于相邻像素的电压的影响，像素波形电压表示为从正电压(+10V)开始逐渐下降的电压，或者表示为从负电压(-14V)开始逐渐升高的电压。
在本发明中，使像素在所有帧内保持为正电压，因为对一个栅极周期的较长时间的电压变化进行检测所以即使在像素波形电压的变化较小的情况下也能够进行缺陷检测。
在一个栅极周期的后期帧中该电压变化变大，因此通过仅检测后期帧的电压变化来取代检测一个栅极周期的所有帧的电压变化，从而能够检测缺陷。
此外，本发明不仅限于上述各实施方式。本发明能够基于发明宗旨而进行各种变形，这些变形也属于本发明的范围。
产业上的可利用性
本发明除了能够应用于液晶制造装置中的TFT阵列检查工序之外，还能够应用于具备有机电致发光、各种半导体基板的TFT阵列的缺陷检查。

Claims (6)

1.一种TFT基板的检查方法，对TFT基板的TFT阵列施加电压，对通过电子束的照射而获得的二次电子进行检测，从而检查TFT阵列的缺陷，该TFT基板的检查方法的特征在于，
将用于扫描TFT阵列的所有像素的时间宽度设为一帧，
在包含多个上述帧的一个栅极周期内，作为用于驱动像素的驱动模式，具有以下电压模式：在上述多个帧内的时间上的第一帧的初始期间将电压设为正电压和负电压中的某一种电压，之后，在上述第一帧的剩余期间以及第二帧之后的帧内使上述电压进行正负反转，
使用上述电压模式来对TFT阵列的像素施加上述第一帧的初始期间的正电压和负电压中的某一种电压，之后，在上述一个栅极周期的整个时间宽度内保持对上述像素施加的电压。
2.根据权利要求1所述的TFT基板的检查方法，其特征在于，
在上述第一帧的初始期间内，通过将上述TFT阵列的TFT设为导通状态，从而对TFT阵列的像素施加上述第一帧的初始期间的正电压和负电压中的某一种电压，
通过将上述TFT阵列的TFT设为截止状态，在上述一个栅极周期的整个时间宽度内保持对上述像素施加的电压。
3.根据权利要求2所述的TFT基板的检查方法，其特征在于，
对于上述TFT阵列使栅极线与源极线栅格状地排列，
根据施加于上述栅极线的栅极信号来控制TFT阵列的TFT的导通状态和截止状态，
根据施加于上述源极线的源极信号，经由上述导通状态的TFT来对像素施加电压模式的电压，使上述像素保持被施加的电压。
4.根据权利要求1至3中的任一项所述的TFT基板的检查方法，其特征在于，
通过使经由附加电容连接于上述像素的共用线的电压向负侧偏移，从而增大正常像素与短路缺陷像素之间的电压差。
5.根据权利要求1至4中的任一项所述的TFT基板的检查方法，其特征在于，
在上述一个栅极周期所具备的多个帧内，根据对在时间上靠后的帧内进行扫描而获取的检测信号来进行缺陷检测。
6.一种TFT基板的检查装置，对TFT基板的TFT阵列施加电压，根据通过电子束的照射而获得的二次电子来检测基于该施加电压的电压状态，从而对TFT阵列的缺陷进行检查，该TFT基板的检查装置的特征在于，具备：
电子束源，其对TFT基板照射电子束；
检测器，其检测从TFT基板发射出的二次电子；
检查信号生成部，其生成检查信号并将该检查信号施加到TFT基板的TFT阵列；以及
缺陷检测部，其根据上述检测器的检测信号来检测TFT阵列的缺陷，
其中，上述检查信号生成部将用于扫描TFT阵列的所有像素的时间宽度设为一帧，在包含多个上述帧的一个栅极周期内，生成具备作为用于驱动像素的驱动模式的以下电压模式的检查信号，该电压模式为：在上述多个帧内的在时间上的第一帧的初始期间将电压设为正电压和负电压中的某一种电压，之后，在上述第一帧的剩余期间以及第二帧之后的帧内使上述电压进行正负反转，
上述缺陷检测部使用上述电压模式来对TFT阵列的像素施加上述第一帧的初始期间的正电压和负电压中的某一种电压，之后，在上述一个栅极周期的整个时间宽度内保持对上述像素施加的电压，根据由该电压保持所获取的像素电压来检测像素的缺陷。
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