CN102237272B - 半导体装置和半导体装置制造方法 - Google Patents

半导体装置和半导体装置制造方法 Download PDF

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Abstract

本发明涉及半导体装置和半导体装置制造方法。所述半导体装置制造方法包括：在衬底上形成包含Si和C的帽绝缘膜；在所述帽绝缘膜上形成有机硅膜，所述有机硅膜的碳原子数对硅原子数的组成比高于所述帽绝缘膜；和通过等离子体加工，在所述有机硅膜中形成具有不同开口直径的两个以上凹部，在所述等离子体加工中使用包含惰性气体、含N的气体、碳氟化合物气体和氧化剂气体的混合气体。

Description

半导体装置和半导体装置制造方法
本申请基于日本专利申请2010-107698，通过参考将其内容并入到本文中。
技术领域
本发明涉及半导体装置和半导体装置制造方法。
背景技术
近年来，随着LSI微细化的发展，主要将具有低相对介电常数(specific dielectric constant)的绝缘膜用作互连(interconnect，又称布线)层间绝缘膜。另外，为了低介电常数这一目的，已经使作为蚀刻停止层(etching stopper)的帽(cap)绝缘膜变薄。从而，在形成通路互连的过程中，蚀刻停止性能显著降低。而且，为了减小通路(via)电阻，需要引入具有大开口直径的狭缝形通路。由于这个原因，在未来的LSI互连中，用于同时对普通的通路和直径大于所述通路的狭缝形通路进行加工的技术的重要性将增加。
在例如日本未审专利公开2007-318124中公开了这种用于形成具有不同开口直径的狭缝形通路图案的技术。
日本未审专利公开2007-318124公开到，在设置于SiCN帽绝缘膜上的SiCOH层间绝缘膜中，具有大开口直径的狭缝形通路图案部分中的蚀刻停止层被部分地增厚。从而公开了，通过提高蚀刻停止性能，能够抑制通路之间的深度变化。另外，在日本未审专利公开2007-318124中未公开气体物种。
同时，日本未审专利公开2009-105272公开了用于控制具有不同纵横比的沟槽的蚀刻速率的技术。即，日本未审专利公开2009-105272公开了，通过组合使用含氢的气体如CH3F气体与N2气，在设置于帽绝缘膜如SiC上的CF基层间绝缘膜中形成沟槽。在沟槽形成过程中，在具有小纵横比的通孔内，在底部淀积了沉积物。
另一方面，在具有高纵横比的通孔(via hole)中，在底部未淀积沉积物。由于这个原因，据公开，在具有小纵横比的通孔中，由于沉积物可导致蚀刻速率降低。
另一方面，在日本未审专利公开2008-177596中公开了用于改进帽绝缘膜的蚀刻停止性能的技术。在日本未审专利公开2008-177596中，通过在CF气体/O2气/Ar气的混合气体中用N2气替换O2气，对设置于SiN帽绝缘膜上的(HO)3SiCH3层间绝缘膜进行等离子体加工。据公开，由于N2气不能化学蚀刻CF基淀积膜，所以未发生其中存在CF基淀积膜的层间绝缘膜的CH3取出现象。从而公开了，在抑制副沟槽(sub-trench)产生的同时，提高了对SiN的选择性。
另外，M.Ueki，IEEE，pp 619-622(2008)公开了，利用含碳量高的有机硅(organic silica)膜，能够抑制蚀刻损伤。如M.Ueki，IEEE，pp619-622(2008)中所示，该含碳量高的有机硅膜的碳含量高于如日本未审专利公开2007-318124中所示的通常广泛使用的多孔SiOCH膜的碳含量。
发明内容
然而，为了不削减帽绝缘膜，需要选择合适的气体作为气体物种。另外，层间绝缘膜要求低介电常数膜，且存在各种类型的膜。由于这个原因，考虑到与帽绝缘膜的选择性，在改变层间绝缘膜的材料或其组合的情况下，需要改变所应用的气体物种。
在一个实施方式中，提供了一种半导体装置制造方法，所述方法包括：在衬底上形成包含Si和C的绝缘膜；在所述绝缘膜上形成有机硅膜，所述有机硅膜的碳原子数对硅原子数的组成比高于所述绝缘膜；和通过等离子体加工，在所述有机硅膜中形成具有不同开口直径的两个以上凹部，在所述等离子体加工中使用包含惰性气体、含N的气体、碳氟化合物气体和氧化剂气体的混合气体。
根据本发明，可以提供通过上述半导体装置制造方法而获得的半导体装置。
当受到激发时，含N的气体中的N与碳发生反应。在本发明中，在使绝缘膜的碳含量降低的同时，使有机硅膜的碳含量增加。从而，在提高有机硅膜的碳蚀刻速率的同时，可以降低绝缘膜的碳蚀刻速率。以这种方式，可以通过所述含N的气体来提高蚀刻选择性。通过提高蚀刻选择性，可以抑制具有不同开口直径的通路之间的深度变化。
在另一个实施方式中，提供了一种半导体装置，所述装置包括：衬底；设置在所述衬底上的层间绝缘膜；第一金属膜，在所述层间绝缘膜内设有多个互连沟槽，所述第一金属膜分别埋设在所述互连沟槽中；设置在所述层间绝缘膜上的包含Si和C的绝缘膜；设置在所述绝缘膜上的有机硅膜，所述有机硅膜的碳原子数对硅原子数的组成比高于所述绝缘膜；和第二金属膜，在所述有机硅膜中设有第一凹部和开口直径大于所述第一凹部的第二凹部，所述第二金属膜分别埋设在所述第一凹部和第二凹部中，其中所述第二金属膜和第一金属膜相互电连接，且其中在分别埋设在所述第一凹部和所述第二凹部中的所述第二金属膜与所述第一金属膜之间的所述第一金属膜的表面中，当通过透射电子显微镜和电子能量损失谱测量时，对应于包含在所述第一金属膜中的金属的氧化物的峰不存在。
在本发明的半导体装置中，经配置使得有机硅膜的碳含量高，而绝缘膜的碳含量低。由于这个原因，在半导体装置的制造方法中，如上所述，可以通过提高蚀刻选择性来抑制具有不同开口直径的通路之间的深度变化。结果，可以抑制在第一凹部和第二凹部中绝缘膜的剩余膜厚度的变化，且当形成凹部时可以保护第一金属膜的表面不被氧化。由于这个原因，经配置使得在第一金属膜的表面中，包含在第一金属膜中的金属的氧化物基本上不存在。
根据本发明，可以抑制通路的深度变化，且可以实现具有优异可靠性的半导体装置的结构及其制造方法。
附图说明
由结合附图进行的某些优选实施方式的如下描述，本发明的上述和其它目的、优点和特征将更加显而易见，附图中：
图1是说明蚀刻选择性与N2/Ar比之间关系的图。
图2是说明蚀刻速率与CF4流量之间关系的图。
图3A～3C是说明本发明实施方式的半导体装置制造方法的横截面视图。
图4是说明本发明实施方式的成膜设备的轮廓的图。
图5是用于解释本发明实施方式的效果的图。
图6A和6B是说明本发明实施方式的线和通路的横截面视图。
图7A～7C是说明本发明实施方式的半导体装置制造方法的横截面视图。
图8A～8C是说明本发明实施方式的半导体装置制造方法的横截面视图。
图9A～9C是说明本发明实施方式的半导体装置制造方法的横截面视图。
图10是说明本发明实施方式的半导体装置的鸟瞰图。
图11是说明本发明实施方式的半导体装置的鸟瞰图。
图12是说明本发明实施方式的半导体装置的鸟瞰图。
图13是说明帽绝缘膜的剩余膜与收率之间关系的图。
图14是说明帽绝缘膜的剩余膜与可靠性之间关系的图。
图15A和15B是说明在通孔下铜互连的表面和内部中的组成成分的图。
具体实施方式
下面将在本文中参考例示性实施方式描述本发明。本领域的技术人员将认识到，利用本发明的教导能够实现许多替代性实施方式，且本发明不限于为了说明性目而例示的实施方式。
在下文中，将参考附图描述本发明的实施方式。在所有附图中，相同的要素由相同的附图标记标注，且不再重复其说明。
(半导体装置)
图9C是说明本实施方式的半导体装置的横截面视图。
本实施方式的半导体装置包括衬底(硅衬底)、下层互连结构201、有机硅膜202和第二金属膜(Cu膜211)，所述有机硅膜202设置在所述下层互连结构201中包含Si和C的帽绝缘膜201d上，且其碳原子数对硅原子数的组成比高于所述帽绝缘膜201d(在下文中，称为C/Si)，在所述有机硅膜202内设有第一凹部(开口208)和第二凹部(开口209)且所述第二金属膜(Cu膜211)埋设在这些开口中。
开口208和开口209的开口直径(或开口面积)相互不同。例如，开口208的开口直径大于开口209的开口直径。开口208中Cu膜211与Cu膜201c(第一金属膜)的界面组成和开口209中Cu膜211与Cu膜201c的界面组成均匀，而不取决于开口率(opening ratio)(然而，当在Cu膜211的底部形成阻挡金属膜210时，将阻挡金属膜210与Cu膜201c的界面组成配置成均匀)。由于这个原因，在每个开口208和开口209中在Cu膜211与Cu膜201c之间的Cu膜201c的表面中，包含在Cu膜201c中的金属(Cu)的氧化物(CuO)可以基本上不存在。
本文中，氧化物(CuO)基本上不存在的事实是指，在每个开口208和开口209中在Cu膜211与Cu膜201c之间的Cu膜201c的表面中，通过透射电子显微镜和电子能量损失谱(TEM-EELS)测量，与包含在Cu膜201c中的金属(Cu)的峰相比更加突出的、对应于氧化物(CuO)的峰不存在。
如图9C中所示，本实施方式的半导体装置包括在附图中未示出的半导体衬底(硅衬底)上形成的多层互连层，其中对由互连(铜互连)和绝缘层(层间绝缘膜)构成的多个互连层进行层叠。分别在有机硅膜201a和有机硅膜202(第一层间绝缘膜和第二层间绝缘膜)中形成多个互连沟槽。将Cu膜201c和Cu膜211(第一金属互连和第二金属互连)埋设在每个互连沟槽中。第一金属互连(Cu膜201c)和第二金属互连(Cu膜211)相互电连接。Cu膜211可以具有双镶嵌结构，也可以具有单镶嵌结构。另外，在上层互连结构220中形成线形的Cu膜211和通路形的(圆柱形的)Cu膜211。每个Cu膜211的开口直径(或开口面积)相互不同。在每个互连沟槽内形成阻挡金属膜201b和阻挡金属膜210，从而覆盖Cu膜201c和Cu膜211。在有机硅膜201a与有机硅膜202之间形成帽绝缘膜201d。另一方面，在有机硅膜202上和Cu膜211上形成帽绝缘膜212。
当一次性形成具有多个开口直径(开口面积)不同的狭缝形通路图案的Cu多层互连时，在本实施方式的半导体装置中有足够的加工可控性。在该开口中下层互连的界面组成均匀，而不取决于开口率。由于这个原因，在本实施方式的半导体装置中，可以获得不因制造方法影响而抑制装置性能的多层铜互连。因此，在本实施方式中，可以获得具有高可靠性的半导体装置。
接着，将描述本实施方式的制造方法。
本实施方式的半导体装置制造方法包括：在衬底上形成包含Si和C的帽绝缘膜201d；在所述帽绝缘膜201d上形成有机硅膜202，所述有机硅膜的碳原子数对硅原子数的组成比高于所述帽绝缘膜201d；通过等离子体加工，在所述有机硅膜202中形成具有不同开口直径的两个以上凹部(开口208和开口209)，在所述等离子体加工中使用包含惰性气体、含N的气体、碳氟化合物气体和氧化剂气体的混合气体。
本发明人发现，利用有机硅膜的高碳含量，实现有机硅膜/帽绝缘膜的高选择性蚀刻是可能的。从而，在本实施方式中，可以实现具有高加工可控性的多层互连。
作为根据本实施方式的通路的一次性形成的实例，将Ar用作惰性气体，将N2用作含N的气体(反应促进气体)，将CF4用作碳氟化合物气体，且将O2用作氧化剂气体。另外，利用SiOCH膜作为有机硅膜且利用SiC膜作为帽绝缘膜，将有机硅膜对帽绝缘膜的(C/Si)设定为1以上。另外，将线形通路和开口直径小于线形通路的通孔用作通路。
图1是说明有机硅膜对帽绝缘膜的蚀刻选择性与N2/Ar比之间关系的图。
如图1中所示，当N2气体流量增加时，有机硅膜对帽绝缘膜的蚀刻选择性(在下文中，简称为蚀刻选择性)增加。而且，以惰性气体为基准(basis)换算，当N2/Ar比增加时，蚀刻选择性也增加。
对这一点进行说明。首先，当激发N2气中的N时，其与有机硅膜中的C发生反应。使有机硅膜的碳含量增加，而使帽绝缘膜的碳含量降低。从而，有机硅膜的蚀刻速率增加，而帽绝缘膜的蚀刻速率降低。由于这个原因，上述蚀刻选择性能够变得更高。
另外，由于N2是容易离子化的元素，且原子数小于Ar的原子数并具有小的离子轰击量，所以即使当在高离子性蚀刻中使用所述元素时，也能够抑制副沟槽的形成。由于这个原因，可以实现具有高加工均匀性的蚀刻。
N2/Ar比没有特别限制，但是其优选为1以上，更优选为1.5以上。
如上所述，当使用N2气时，在碳含量高于所述帽绝缘膜的碳含量的有机硅膜中能够提高蚀刻选择性。这不限于N2气，而是在含N的气体中是相同的。通过提高蚀刻选择性，可以抑制具有不同开口直径的通路之间的深度变化。
因此，可以通过将有机硅膜对帽绝缘膜的(C/Si)设定为1以上、更优选2以上来经由含N的气体提高蚀刻选择性。
另外，图2示出了蚀刻速率与CF4流量之间的关系。本文中，图2中的(i)表示在O2气流量是15sccm条件的情况下的蚀刻速率，而(ii)表示在O2气流量是10sccm条件的情况下的蚀刻速率。
如图2中所示，在C/Si比为1以上的有机硅膜的蚀刻中，当CF4的流量是预定值以上时，蚀刻速率饱和，因而变得恒定。而且，以O2气为基准换算时，当CF4/O2比是预定值以上时，蚀刻速率饱和，因而变得恒定。从图2知道，当CF4/O2比是4以上时，蚀刻速率饱和，因而变得恒定。
因此，当以这样的CF4/O2比进行蚀刻时，蚀刻速率能够变得恒定，而不取决于通路之间的开口直径(或开口面积)，从而使得在具有不同开口直径的通路之间通路的深度相等。
另外，蚀刻速率能够变得恒定时的CF4/O2比(在下文中，称为饱和CF4/O2比)由C/Si比确定，且随着C增加，饱和CF4/O2比变小。另外，蚀刻速率能够变得恒定时的CF4流量(在下文中，称为饱和CF4流量)由C/Si比确定，且随着C增加，饱和CF4流量变小。
在本实施方式中，CF4/O2比优选为1.0以上且5.0以下。通过将CF4/O2比设定为所述下限以上，可抑制蚀刻速率的变化。另一方面，通过将所述比设定为所述上限以下来提高蚀刻选择性，因而获得了优异的加工可控性。
因此，通过将有机硅膜对帽绝缘膜的(C/Si)设定为1以上、更优选2以上，可以经由碳氟化合物气体提高蚀刻选择性。
另外，因为含碳量高的有机硅膜的C/Si比高于帽绝缘膜(蚀刻停止层)的C/Si比，所以蚀刻停止性能在CF4/O2比低的一侧达到最高水平。
对这一点再进行补充描述。当CF4流量变低时，Si的蚀刻速率变低。在本实施方式中，Si含量在所述有机硅膜中小，而在帽绝缘膜中大。由于这个原因，帽绝缘膜的蚀刻速率变低。从而，能够提高蚀刻选择性。
另外，Si通过CFx自由基的主要除去是图案之间存在差异的主要原因。然而，在本实施方式中，当使CF4(CFx自由基)流量高于在饱和CF4/O2比的饱和CF4流量时，蚀刻速率变得恒定。因此，即使当CFx自由基的供应量随开口直径改变时，蚀刻速率也能够不变。即，能够使具有不同开口直径的通路之间的蚀刻速率相等。由于这个原因，能够解决蚀刻速率的图案间差异。
另外，当CF4流量高于饱和CF4/O2比的饱和CF4流量时，在通路加工中，能够同时将狭缝形通路进行开口，而不取决于开口直径和开口面积。由于这个原因，在所述帽被开口后，使在狭缝形通路部分中对Cu互连过蚀刻的量相等。能够使由于过蚀刻的影响导致的Cu表面氧化或附着的蚀刻产物和Cu变形量等的程度相等，而不取决于开口直径和开口面积。由于这个原因，在所有狭缝形通路中通过化学加工产生的清洁效果也相同，且在晶片的面内中通路与下层Cu互连的界面组成和形状均匀。在本实施方式中，因为通路与Cu互连之间的界面组成或形状能够得到均匀地控制，所以能够降低通路电阻的变化，且也能够提高通路的可靠性。
此外，在高离子性蚀刻中，通过离子轰击使键断裂，且促进蚀刻。然而，因为与帽绝缘膜相似，C/Si比大于1的含碳量高的有机硅膜由具有相对弱键的CH-*(*是Si或C)形成，且强Si-O键稀少，所以在高Ar流量中蚀刻速率反而能够降低。即，在含碳量高的有机硅膜的蚀刻中，即使通过高Ar流量蚀刻也能够几乎不形成副沟槽形状。另外，即使当将N2用作代替Ar的气体时，通过饱和CF4/O2比也能够使蚀刻速率恒定，而不取决于N离子的供应，因而相似地，几乎不形成副沟槽形状。由于这个原因，在含碳量高的有机硅膜的蚀刻中，经由高Ar流量和高N2流量实现高离子性蚀刻是可能的。特别地，当N2/Ar比是1以上时，提高了含碳量高的有机硅膜和帽绝缘膜的加工选择性。
另外，使用N2/Ar比是1以上且CF4/O2比是5以下的混合气体，由此可以实现帽绝缘膜的蚀刻停止性能，同时抑制具有不同开口直径的狭缝形通路图案的图案间差异。以这种方式，本发明人发现，就含碳量高的有机硅膜而言，在其中利用了离子轰击对蚀刻速率的提高效果小的物理性能的蚀刻中，通过在特定值之上的CF4/O2比，能够使在具有不同开口直径的通路之间的有机硅膜的蚀刻速率恒定。
从而，在具有不同开口直径的通路之间，能够抑制通路深度的变化。另外，因为在通路之间能够使紧邻通路下的经蚀刻绝缘膜的剩余膜相等，所以在每个开口中下层互连的界面组成能够变得均匀，而不取决于开口率。
在下文中，将详细描述本实施方式的有机硅膜的每种气体或材料的成分。
作为含N的气体，可以使用氮气、氨气、伯胺气体、仲胺气体、叔胺气体或季铵等(然而，排除氧化剂气体)。当在等离子体中激发这些气体时，它们充当反应促进气体，其与有机硅膜中的C发生反应。
作为惰性气体，例如可以使用气体如氦、氖、氩、氪、氙和氡(然而，排除含氮的气体)。
作为碳氟化合物气体，可以使用由CxHyFz表示的气体(x和z分别是相同或不同的自然数，且y是零或自然数)。特别地，气体包括CF4、CHF3、CH2F2、CHF3、C2F6、C2H2F4、C2H4F2、C2F4、C2H2F2、C3F8、C3H2F6、C3H4F4、C3H6F2、C3F6、C3HF5、C3H3F3、C3H4F2或C3H5F等。
作为氧化剂气体，可以使用气体如O2、CO2、CH3OH、C2H5OH、C3H7OH、N2O、NO、N2O3、NO2、N2O4或N2O5。
帽绝缘膜是由碳化硅(SiC)和碳氮化硅(SiCN)中的任一种制成的膜，或者其层叠膜。另外，帽绝缘膜是由包括不饱和烃、无定形碳和氧的含氧碳化硅(SiCON)制成的膜，或者是SiCN、SiC和含氧碳化硅膜的层叠膜。另外，帽绝缘膜的C/Si比优选为1.0～1.5。
本实施方式的有机硅膜是多孔SiOCH膜。该多孔SiOCH膜包括环状有机硅氧烷。
环状有机硅氧烷具有环状硅氧烷结构，且在侧链具有烃基。
当将Si-O(硅氧烷键)当作一个单元时，环状硅氧烷具有由多个单元构成的环状结构。该环状硅氧烷具有其中相同数目的硅(Si)原子和氧(O)原子交替连接的环状结构。环状结构包括例如三元环、四元环和五元环(在这里，将Si-O(硅氧烷键)当作一个单元)。作为环状结构，从加工稳定性的观点来看，具有小孔径(vacancy diameter)的三元环是优选的。
另外，多孔SiOCH膜包括其中单独的细孔(vacancy)未相互连接的独立细孔。这里对多孔SiOCH膜的细孔的形成机理作一描述。多孔SiOCH膜中的细孔起源是环状硅氧烷骨架。由于这个原因，通过其中单独的细孔未相互连接的独立细孔使多孔SiOCH膜多孔。换言之，在本实施方式中，不需要将致孔剂脱附而使膜多孔的工艺。因此，在本实施方式的多孔SiOCH膜中，未形成由脱附引起的连续细孔。
通过利用具有由式(1)表示的结构的环状有机硅氧烷化合物而获得有机硅膜。例如，通过等离子体聚合方法而获得有机硅膜。从而，形成具有小孔径的多孔SiOCH膜。
[式1]
在式(1)中，R1和R2相同或不同，且分别表示烃基。烃基包括直链或支化烷基、环状烷基、烯基等。
所述烷基是例如碳数在1～8范围内的烷基。烷基的实例包括甲基、乙基、丙基、异丙基、丁基等。
所述烯基是例如碳数在1～8范围内的烯基。烯基的实例包括乙烯基、烯丙基等。
可以对具有环状有机硅氧烷结构的化合物进行配置，使得R1是不饱和烃基，且R2是饱和烃基。在这种情况下，可以生长低介电常数绝缘膜，其中通过R1不饱和烃基的等离子体聚合反应使环状硅氧烷键合。特别地，可以将其配置为具有例如异丙基的化合物(由下式(3)表示的环状有机硅氧烷结构)，其中R1是乙烯基且R2是具有位阻大的支化结构的饱和烃基。这是优选的，因为侧链R2的大位阻能够减小膜的密度，且能够减小相对介电常数。同时，很明显，具有位阻大的支化结构的饱和烃(R2)包括异丁基、叔丁基等。
特别地，具有环状硅氧烷结构的环状有机硅化合物优选包括碳数为至少3以上的烃基和不饱和烃基两者。以这种方式，硅氧烷结构包括不饱和烃基和碳原子数为3以上的烃基两者，由此可以形成如下有机硅膜：其中通过不饱和烃基的强键能而降低脱碳速率，通过具有大量碳原子的烃基保持许多烃成分，且富集碳组成。
另外，利用在下式(2)或(3)中所示的具有环状有机硅氧烷结构的化合物作为材料，通过等离子体CVD法，能够形成有机硅膜。这时，有机硅膜能够具有小的细孔结构，平均孔径低于1nm，例如为0.3～0.7nm。
可以通过如下方法测量平均孔径：小角X射线散射法或正电子湮没法、高分辨率电子显微镜观察等。
[式2]
[式3]
有机硅膜的介电常数没有特别限制，但是例如为2.7以下，且能够将其设定为更优选2.6以下。另一方面，所述介电常数是2.0以上，且能够将其设定至2.2以上。
另外，有机硅膜中的C/Si比为例如1以上，且能够将其设定为更优选2以上。另一方面，所述比是20以下，且能够将其设定为5以下。另外，有机硅膜对帽绝缘膜的(C/Si)大于1，且优选为2以上。
可以通过将该C/Si比设定在上述范围内来实现蚀刻选择性和加工稳定性两者的提高。特别地，当使用C/Si比为2以上的高C含量的有机硅膜时，容易形成作为蚀刻产物的CxFy膜，且利用饱和CF4/O2比容易控制蚀刻速率。另外，通过提高在主要含有Si的帽绝缘膜和有机硅膜之间的组成差，提高了有机硅膜对帽绝缘膜的蚀刻选择性，且提高了加工选择性。
接着，将描述本实施方式的第一实施例。
图3A～3C是说明本实施方式的第一实施例的半导体装置制造方法的横截面视图。图4示出了本实施方式中的成膜设备的轮廓。图5是解释本实施方式的效果的图。图6A和6B是说明本实施方式的线和通路的横截面视图。
如图3A中所示，在预先形成了下层互连结构1的半导体衬底上依次形成用于上层互连的有机硅膜2和硬掩模3(SiO2)。这里，下层互连结构1由有机硅膜1a、阻挡金属膜1b、Cu膜1c和帽绝缘膜1d构成。
在形成有机硅膜2的方法中，使用等离子体聚合方法。另外，尽管可以将CVD法用于形成硬掩模3，但是也可以将CVD法用于形成有机硅膜2。这时，硬掩模3可以包括层叠结构，其中使用组成不同于有机硅膜2的本实施方式的有机硅膜。在硬掩模3上形成抗蚀剂掩模4，且通过利用抗蚀剂掩模干蚀刻形成开口直径相互不同的线形通路5和圆柱形通路6(图3B)。在通路的形成中，即使当开口直径相互不同时，也能够以相同的蚀刻速率将通孔向下蚀刻至帽绝缘膜1d。由于这个原因，对帽绝缘膜的过蚀刻量能够是相同的，而不取决于开口直径和开口面积。这时，帽绝缘膜的剩余膜厚度也能够是相同的，而不取决于开口直径和开口面积。
这里，将详细描述形成有机硅膜的方法。
作为本实施方式的有机硅膜的实例，可以使用组成比为Si∶O∶C＝1∶0.9∶2.7的多孔SiOCH膜。该多孔SiOCH膜的细孔是独立的细孔，且可以将其直径设定为0.8nm以下。
图4是说明有机硅膜的成膜设备的示意图。本实施方式的成膜设备包括贮存器101、原料加压和供给部102、载气供应部103、液体质量流量控制器104、气体质量流量控制器105、蒸发器106、反应器107、RF电源109和排气泵110。
在下文中，将描述成膜设备的每个部件。
贮存器101是存放和储存单体原料的容器。原料加压和供给部102供应气体用于加压和供给贮存器101内的原料。将He用作加压和供给气体。载气供应部103供应He以输送单体原料。液体质量流量控制器104控制要供应的原料的流量。气体质量流量控制器105控制作为载气的He的流量。蒸发器106蒸发单体原料。蒸发温度优选由原料的沸点或蒸汽压和聚合初始温度确定，且通常为50℃～200℃，合适地为75℃～150℃。当蒸发温度是50℃以上的低温时，可以抑制其中蒸发变得不稳定的情况发生。另一方面，当蒸发温度是200℃以下的高温时，可以抑制其中一部分原料分子在蒸发前热分解或热聚合的情况发生。反应器107是通过等离子体聚合对气化的原料进行成膜的成膜室。
RF电源109供应高频功率。从而，将气化的单体原料或载气等离子体化。通过化学气相淀积于放在反应器107内的衬底108上生长有机硅膜。排气泵110排出引入到反应器107中的原料气体和载气。另外，可以将激发气体或氧化气体引入到不同于原料的体系(未示出)中的反应器107内。通常将惰性气体如氦(He)、氩(Ar)、氖(Ne)和氙(Xe)用作激发气体。优选选择相同的气体作为载气。另外，可以将氧(O2)、二氧化碳(CO2)、一氧化碳(CO)、一氧化二氮(N2O)、二氧化氮(NO2)等用作氧化气体。
随后，将利用本实施方式的成膜设备描述形成有机硅膜的方法。这里，利用上述通式(1)中所示的具有环状有机硅结构的原料进行成膜。
首先，通过由原料加压和供给部102供应的He气，将原料从贮存器101中送出。通过液体质量流量控制器104控制原料的流量。另一方面，由载气供应部103供应He气。通过气体质量流量控制器105控制He气的流量。刚好在蒸发器106前将原料和作为载气的He气混合，且将其引入到蒸发器106中。在蒸发器106内布置受热的加热器部件(未示出)。在蒸发器106内蒸发液体单体原料，且将蒸发的产物与载气一起引入到反应器107中。例如，经过13.56MHz的高频率，在反应器107内将蒸发的单体原料和载气进行等离子体化，且在衬底108上生长有机硅膜。
引入到反应器107中的单体原料的流量优选为0.1g/分钟以上且10g/分钟以下，更优选为2g/分钟以下。作为载气的He的流量优选为50sccm以上且5,000sccm以下，更优选为2,000sccm以下。反应器107内的压力优选为133～1,333Pa。就300mm晶片而言，RF电源109的功率优选为2,000W以下，更优选为1,000W以下。
图5示出了在以相同速率对第一实施例中所示的具有不同开口直径的通路进行干蚀刻的情况下的蚀刻速率。在图5中，(i)表示有机硅膜，且(ii)表示帽绝缘膜。已知在其中CF4为20～50sccm的部分，含碳量高的有机硅膜的蚀刻速率恒定。即，即使由于图案而使源自等离子体的CF4供应量相差两倍以上时，加工速率也是相同的。在这种情况下，除了CF4流量之外的蚀刻条件为例如，Ar：600sccm，N2：200sccm，O2：10sccm，压力：30mTorr，RF功率：500～1,200W。在这种情况下，N2/Ar比是3.0，且饱和CF4/O2比是1.5以上。当CF4/O2比是5.0以下时，选择性变高。即使当使用胺基气体如氨气或甲胺、二甲胺和三甲胺代替N2时，也获得与N2相同的效果。
图6A和6B示出了在同时对第一实施例中所示的具有不同开口直径的通路进行干蚀刻的情况下的横截面。图6A示出了线形通路6，图6B示出了圆柱形通路5。当在CF4/O2比是2.5的条件下实际进行干蚀刻时，已知即使在具有不同开口直径的狭缝(线)图案和通路图案中，通路的深度也相同。即，已知在具有不同开口直径的狭缝之间蚀刻速率相同。
其后，利用有机硅膜对帽绝缘膜的选择性高度，进行过蚀刻(图3C)。在这种情况下，优选将蚀刻条件设定为例如，Ar：100～400sccm，N2：400～800sccm，CF4：15～100sccm，O2：3～20sccm，压力：15～30mTorr，RF功率：500～1,500W，和时间：10～60秒。
在这种情况下，惰性气体可以是稀有气体如He来代替Ar。
反应促进气体可以是氨气或胺基气体如甲胺、二甲胺和三甲胺来代替N2，可以是季铵如碳酸铵，或者可以是其组合气体。
另外，碳氟化合物气体可以是CHF3、CH2F2、CHF3、C2F6、C2H2F4、C2H4F2、C2F4、C2H2F2、C3F8、C3H2F6、C3H4F4、C3H6F2、C3F6、C3HF5、C3H3F3、C3H4F2或C3H5F等来代替CF4，或者可以是其组合气体。另外，氧化剂气体可以是CO2、CH3OH、C2H5OH、C3H7OH、N2O、NO、N2O3、NO2、N2O4或N2O5中的任一种气体来代替O2，或者可以是其组合气体。
在通路蚀刻之后，进行双镶嵌蚀刻、化学加工、金属化加工和CMP加工，然后形成具有开口直径不同的通路互连的互连结构。在这种情况下，帽绝缘膜在通路加工后的剩余膜厚度能够是相同的，而不取决于开口直径和开口面积。由于这个原因，在双镶嵌蚀刻时在通路下的帽绝缘膜也能够同时被开口，而不取决于开口直径和开口面积。在双镶嵌蚀刻中，优选使用设定为例如如下的蚀刻条件，Ar：100～400sccm，CF4：50～400sccm，O2：3～20sccm，压力：15～50mTorr，RF功率：200～1,000W，和时间：10～60秒。
另外，通过帽绝缘膜1d在通路加工后的剩余膜来保护Cu(Cu膜1c)，由此能够以良好的可控性管理帽绝缘膜1d开口部分的Cu(Cu膜1c)。例如，进行其中在通路加工后将O2或CO2用于抗蚀剂剥离的灰化加工，并将碳包含在帽绝缘膜1d中。因此，由于将O2用于双镶嵌蚀刻，所以帽绝缘膜1d开口部分的Cu(Cu膜1c)容易被氧化。图13示出了在通路-第一双镶嵌加工中在通路加工后在帽绝缘膜1d和通路收率之间的关系。如图13中所示，已知在其中通路加工后帽绝缘膜的剩余膜低于10nm的区域通路收率恶化。另外，如图14中所示，即使在电子迁移(EM)可靠性试验中，也看到帽绝缘膜的剩余膜的依赖性。如图14中所示，已知随着剩余膜长得越薄如15nm(圆)、5nm(长菱形)和0nm(三角)的厚度，EM寿命恶化。以这种方式，在通路加工后帽绝缘膜的剩余膜的不足对通路可靠性有很大影响。然而，在第一实施例中，因为如上所述能够容易地降低通路深度的变化，所以容易确保10nm以上的剩余膜，而不取决于通路的开口直径和开口面积。由于这个原因，在第一实施例中，在通路加工后帽绝缘膜1d的剩余膜相同，且能够保护Cu(Cu膜1c)不被氧化等。另外，因为剩余膜相同，且在双镶嵌蚀刻时所述帽也同时被开口，所以在所有通路中，在开口后对Cu互连的过蚀刻量，例如相对于15nm的帽绝缘膜的剩余膜厚度，15nm(100％＝20秒)的过蚀刻量能够是相同的，而不取决于开口直径和开口面积。即，因为在所有通路下的Cu互连(Cu膜1c)表面中暴露于等离子体所耗的时间都等于20秒，所以由于过蚀刻的影响导致Cu膜1c表面的氧化或者进一步附着的蚀刻产物、以及Cu变形量的程度等也能够不取决于开口直径和开口面积，且抑制了这些变化。由于这个原因，在所有通路(通路5或通路6等)之间，通过化学加工产生的清洁效果也能够相同。
如上所述，在将Cu埋设在通路部分中之后，在晶片的面内，通路与下层Cu互连之间的界面组成和其形状能够变得均匀。本文中，界面组成是指，例如Cu(Cu膜1c)表面附近的氧含量等。在第一实施例中，即使当进行通孔(通路5)和狭缝形通路图案(通路6)的通路与Cu互连之间的界面组成分析时，所检测到的状态也能够是相同的。
相反，在帽绝缘膜中缺乏停止性(stop property)的情况下，例如，当在通孔形成中除去帽绝缘膜时，可能存在在通孔下的Cu表面被氧化的情况(图15A)。结果，如图15B中所示，通过TEM-EELS仅在通孔下的部分检测到CuO(对应于CuO的峰：930～940(eV))。在A点，因为对应于该CuO的峰与对应于Cu的峰相比更为突出，所以知道CuO存在。另一方面，在B点(参照)，因为与对应于Cu的峰相比更为突出的对应于CuO的峰不存在，所以知道CuO不存在。
另一方面，在第一实施例中，能够控制在通路加工后帽绝缘膜的剩余膜。在第一实施例中，在通路加工后帽绝缘膜1d的剩余膜处于相同水平，因而能够保护Cu(Cu膜1c)不被氧化等。由于这个原因，在第一实施例中，可以对在具有不同开口直径的通路之间Cu互连的整个表面进行配置，使得通过TEM-EELS测量的与对应于Cu的峰相比更为突出的对应于CuO的峰不存在。即，能够对在具有不同开口直径的通路之间Cu互连的整个表面进行配置，使得防止氧化，且CuO基本上不存在。由于这个原因，在晶片的面内能够均匀地控制通路与Cu互连之间的界面组成或其形状，且能够降低通路电阻的变化，从而使可靠性得到提高。
此处，对第一实施例效果的描述总结如下。
在本实施方式中，可以通过将有机硅膜对帽绝缘膜的(C/Si)设定为1以上来经由含N的气体提高蚀刻选择性。通过提高蚀刻选择性，可以抑制具有不同开口直径的通路之间的深度变化。
而且，在本实施方式中，可以通过将有机硅膜的(C/Si)设定为1以上来经由碳氟化合物气体提高蚀刻选择性。特别地，当在饱和CF4/O2比进行蚀刻时，蚀刻速率能够变得恒定，而不取决于通路之间的开口直径(或开口面积)，从而使得在具有不同开口直径的通路之间通路的深度相等。即，使用N2/Ar比为1以上且CF4/O2比为5以下的混合气体，由此可以在降低具有不同开口直径的狭缝形通路图案的图案之间差异的同时，实现帽绝缘膜的蚀刻停止性能。在这种情况下，使用包含惰性气体、反应促进气体、碳氟化合物气体和氧化剂气体的混合气体，由此可以一次性形成多个具有不同开口面积的通孔。
通常，通过高Ar流量实现的高离子性蚀刻在抑制图案之间的差异方面是有效的。所述高离子性蚀刻通过施用偏压将蚀刻剂引入到蚀刻表面中。然而，在具有低碳浓度的多孔有机硅膜的蚀刻中，存在如下担忧：因为通过离子轰击实现的蚀刻速率的提高效果变得过大，所以在包括大量Ar离子的高离子性蚀刻中形成副沟槽形状。
另一方面，在本实施方式中，可以通过利用富碳的有机硅膜(例如，(C/Si)为2以上)抑制加工损伤。甚至在使用通过高Ar流量实现的高离子性蚀刻的同时，也能够避免上述担忧。
当在低碳多孔有机硅膜((C/Si)＜1)中利用O2进行蚀刻时，可能存在如下情况：膜中的碳在蚀刻期间被抽出(pulled out)，且诸如通路侧壁的部分变成接近于SiO2的膜，这导致介电常数升高。特别地，因为与普通的通路图案相比，在狭缝形通路图案中通路侧壁的面积大，所以可能存在介电常数增加的影响变大，从而降低装置性能的情况。
另一方面，在本实施方式中，可以通过利用富碳的有机硅膜(例如，(C/Si)为1以上)，避免这种负面效应。
此外，如上所述，在本实施方式中，充分获得层间绝缘膜对帽绝缘膜的蚀刻选择性。由于这个原因，不需要通过增厚帽绝缘膜来提高蚀刻停止性能。从而，可以提高有效介电常数，且可以实现LSI的高性能和低功率消耗。
接着，将描述本实施方式的第二实施例。
图7A～7C和图9A～9C是说明本实施方式的第二实施例的半导体装置制造方法的横截面视图。图10是说明本实施方式的第二实施例的半导体装置的鸟瞰图。
首先，如图7A中所示，通过单镶嵌方法在硅衬底(未示出)上形成下层互连结构201。该下层互连结构201由有机硅膜201a、阻挡金属膜201b、Cu膜201c和帽绝缘膜201d构成。
随后，如图7B中所示，在下层互连结构201上形成有机硅膜202。通过等离子体聚合方法，利用上述式3中所示的具有环状有机硅结构的化合物，形成该有机硅膜202。有机硅膜202具有例如230nm的厚度和2.5的相对介电常数。有机硅膜202是例如膜中具有细孔的多孔有机硅膜，组成比为Si∶O∶C＝1∶0.9∶2.7，其中细孔是独立的细孔且孔径为0.8nm以下。其后，例如，进行加工时间为15～30秒的He等离子体加工，且通过将SiH4用作源气体的等离子体CVD法在相同室中形成硬掩模203。例如，将该硬掩模203形成为厚度是80nm的SiO2膜。作为硬掩模203的SiO2膜，可以使用其中将TEOS(四乙氧基硅烷)用作源气体的SiO2膜。另外，这可以在不同于由He等离子体加工进行的表面改性层的形成和硬掩模203的成膜的室中进行。其后，通过光刻，在抗蚀剂204中形成狭缝形通路图案。在这种情况下，形成具有最小开口直径的狭缝形通路图案作为通孔。
随后，如图7C中所示，在高均匀性/高度选择性蚀刻的条件下，形成具有不同开口直径的多个凹部(通路205和通路206)。即，通过干蚀刻，同时形成具有大开口直径的狭缝形通路205和具有小开口直径的通路206。进行蚀刻，直至每个通路的底部到达帽绝缘膜201d(图8A)。可以将通路205和通路206形成为独立的稀疏图案，但是可以将其分别形成为多个通路密集而成的稠密的通路图案组。在这种情况下，优选将蚀刻条件设定为例如，Ar：100～400sccm，N2：400～800sccm，CF4：15～100sccm，O2：3～20sccm，压力：15～30mTorr，RF功率：500～1,500W，和时间：10～60秒。另外，作为帽绝缘膜201d的材料，使用上述材料，且C/Si比优选为1.0～1.5。
在形成通路205和通路206时，可以通过与第一实施例中所示的通路5和通路6相同的方法形成它们。
随后，通过光刻和干蚀刻，利用抗蚀剂207，在有机硅膜202中形成互连沟槽(开口208和开口209)(图8B和8C)。当同时形成这些互连沟槽时，将帽绝缘膜201d进行开口，且暴露下层互连结构201的Cu互连201c。作为互连沟槽的干蚀刻条件，优选使用设定至例如如下的蚀刻条件：Ar：100～400sccm，CF4：50～400sccm，O2：3～20sccm，压力：15～50mTorr，RF功率：200～1,000W，和时间：10～60秒。因为帽绝缘膜201d的剩余膜能够相同而不取决于通路的开口直径，所以帽绝缘膜201d的具有大开口直径的开口208和具有小开口直径的开口209被同时开口。在这种情况下，开口208和开口209可以是独立的稀疏通路图案，且可以是稠密的通路图案组。
接着，通过化学加工，对开口208和开口209的Cu互连表面的Cu氧化物或蚀刻产物进行清洁。在这种情况下，化学品优选含有氟。这是因为，含氟的化学品在Cu氧化物的移除或蚀刻产物的移除方面是高度有效的。如上所述，所述帽绝缘膜201d被同时开口，而不取决于开口直径和开口面积，因而在所有Cu互连表面中，暴露于等离子体所耗的时间能够相同。由于这个原因，由于过蚀刻的影响而造成的Cu表面氧化或附着的蚀刻产物，以及Cu变形量的程度等也能够是相同的，而不取决于开口直径和开口面积。由于这个原因，在所有通路中，经过化学加工产生的清洁效果能够是相同的，且在晶片的面内，通路与下层Cu互连之间的界面组成和形状能够变得均匀。当在晶片表面内能够均匀地控制开口中Cu互连的表面组成或表面形状时，能够降低通路电阻的变化。
如图9A中所示，在化学加工之后，通过离子化溅射方法，在衬底的整个表面上形成由TaN膜和Ta膜制成的阻挡金属膜210，和Cu薄膜。通过电镀法，利用该Cu薄膜作为电极，形成由Cu或Cu合金等制成的Cu膜211。
其后，如图9B中所示，在于氮气氛中在例如350℃的温度下进行热处理两分钟以生长Cu晶粒后，通过CMP移除过剩的Cu。经由浆体和研磨头的变化，通过CMP移除过剩的Ta、TaN和硬掩模203。暴露出有机硅膜202的表面，完成CMP。其后，如图9C中所示，在Cu膜211和有机硅膜202的整个表面上形成SiCN膜以作为帽绝缘膜212。
以这种方式，获得了如图10中所示的本实施方式的半导体装置。
在相关领域的方法中，存在如下通路形成方法，其中有机硅/帽绝缘膜的选择性低，且图案之间的差异大。结果，存在如下情况：在形成两层互连之后，通路与下层Cu互连之间的界面组成取决于通路的开口直径和开口面积，且随着开口直径增加，在Cu互连中检测到的杂质如氧的量增加。
另一方面，在实施例中，在晶片的面内，通路与下层Cu互连之间的界面组成和其形状能够变得均匀。由于这个原因，在Cu互连中检测到的杂质的量能够是相同的，而不取决于开口直径和开口面积。通路与下层Cu互连之间的界面组成能够通过物理分析方法如TEM-EELS检测。
在本实施方式中，优选的是，有机硅膜具有2以上的C/Si原子组成比和高C含量。具有高C含量的膜导致容易形成作为蚀刻产物的CxFy膜。从而，利用饱和CF4/O2比容易控制蚀刻速率。另外，主要含Si的帽绝缘膜与有机硅膜之间的组成差增加，因而提高了有机硅膜对帽绝缘膜的蚀刻选择性。由于这个原因，提高了加工选择性。
在第二实施例中也获得了与第一实施例相同的效果。
接着，将描述本实施方式的第三实施例。
图11是说明本实施方式的第三实施例的半导体装置的鸟瞰图。
在第三实施例的半导体装置中，进行信号处理如模拟/RF。在这种情况下，可以将Cu互连形成为漩涡形状的感应器。
本实施例的半导体装置包括通过镶嵌方法形成在衬底(未示出)上的下层Cu互连301、形成在Cu互连上的含有碳化硅作为主要成分的帽绝缘膜(未示出)、其上至少(C/Si)大于帽绝缘膜的有机硅膜和形成在有机硅膜上的上层Cu互连303。上层Cu互连303经过狭缝形通路302连接至下层Cu互连301。上层和下层互连经过具有低电阻的狭缝形通路相互连接。从而，可以将两层Cu互连用作一个感应器。因此，按照第三实施例，可以充分实现作为感应器元件的电路功能。
形成了在下层Cu互连301上形成的有机硅膜和硬掩模的层叠结构(未示出)，且通过与第二实施例相同的方法在抗蚀剂中形成狭缝形通路图案。随后，在高度均匀/高度选择性的蚀刻条件下，通过干蚀刻，同时形成开口直径相互不同的具有大开口直径的狭缝形通路302和具有小开口直径的通路(未示出)，且进行加工向下至帽绝缘膜。因为即使在不同开口直径的情况下，也能够以相同的蚀刻速率将通孔向下蚀刻至帽绝缘膜，所以对帽绝缘膜的过蚀刻量能够是相同的，而不取决于开口直径和开口面积。在这种情况下，帽绝缘膜的剩余膜厚度也能够是相同的，而不取决于开口直径和开口面积。在这种情况下，在狭缝形通路302的形成中，优选使用设定至例如如下的蚀刻条件：Ar：100～400sccm，N2：400～800sccm，CF4：15～100sccm，O2：3～20sccm，压力：15～30mTorr，RF功率：500～1,500W，和时间：10～60秒。在形成狭缝形通路302时，可以通过与第一实施例的通路形成的方法相同的方法形成狭缝形通路。
将上层和下层互连相互连接的狭缝形通路302可以是具有不同开口直径和形状的多个通路。另外，用作感应器的Cu互连层可以是三层或四层。
在第三实施例中，当在精细Cu互连中形成感应器时，可以在增厚互连宽度的同时，降低互连电阻。从而，使感应器放热，且功率损失变大，因而可以抑制装置功能降低的发生。
在第三实施例中也获得了与第一实施例相同的效果。
接着，将描述本实施方式的第四实施例。
图12是说明本实施方式的第四实施例的半导体装置的鸟瞰图。
对第四实施例的半导体装置进行配置，使得在将模拟信号转换成数字信号的A/D转换器中，将在局部互连的互连之间的电容用作平行板电容元件的电容。
本实施例的半导体装置包括通过镶嵌方法形成在衬底(未示出)上的下层Cu互连401、形成在Cu互连上的含有碳化硅作为主要成分的帽绝缘膜(未示出)、其上至少(C/Si)大于帽绝缘膜的(C/Si)的有机硅膜、和形成在有机硅膜上的上层Cu互连403。上层Cu互连403经过狭缝形通路402连接至下层Cu互连401。上层和下层互连经过具有低电阻的狭缝形通路402相互连接。从而，在Cu互连中，局部互连能够充当电容元件。
在形成狭缝形通路402时，通过与第三实施例中所示的狭缝形通路302相同的方法形成狭缝形通路。通过干蚀刻，同时形成开口直径相互不同的具有大开口直径的狭缝形通路402和具有小开口直径的通路(未示出)。狭缝形通路402的加工条件也与第一实施例的加工条件相同。如上所述，帽绝缘膜在通路加工后的剩余膜厚度相同，而不取决于开口直径和开口面积。由于这个原因，在双镶嵌蚀刻时在通路下的帽绝缘膜也能够被同时开口，而不取决于开口直径和开口面积。因此，在被开口后的所有通路下的Cu互连表面中，暴露于等离子体所耗的时间能够是相同的。由于这个原因，因过蚀刻的影响造成的Cu表面氧化或附着的蚀刻产物、以及Cu变形量的程度等也能够是相同的，而不取决于开口直径和开口面积。由于这个原因，在所有通路中经过化学加工产生的清洁效果也能够是相同的，因而即使在将Cu埋设在通路中之后，在晶片的面内，通路与下层Cu互连之间的界面组成和其形状也能够变得均匀。
将狭缝形通路402以处于相邻互连之间的最远距离的方式进行布置，由此可以增加互连之间的寄生电容，且可以抑制作为电容元件的变化。
然而，上层Cu互连403不限于图12中所示的结构，而是可以具有大于狭缝形通路402宽度的互连宽度，且可以具有与之相等的互连宽度。另外，狭缝形通路402可以是多个具有不同开口直径或形状的通路。
同时，上述实施方式和多个修正例当然能够在其内容彼此相反的范围内组合。另外，在上述实施方式和修正例中，尽管具体描述了各部件的结构等，但是在满足本发明的范围内可以对其结构等进行各种改变。
在本实施方式中，可以将纵横比低于2的通孔和纵横比为2以上的通孔组合。
在本实施方式中，可以将狭缝型通路结构和圆柱形贯穿孔通路组合。通过利用狭缝型通路结构增加接触面积，从而使得电阻降低。由于这个原因，在本实施方式中，可以避免高速模拟/片上电感(on-chipinductor)等的运行速度降低或其特性恶化。
在本实施方式中，能够进行加工，使得在具有不同开口直径的狭缝形通路图案的图案之间没有差异。因此，在有机硅膜和帽绝缘膜的界面中，即使是未经由过蚀刻进行通路的加工深度调整的沟槽-第一加工(trench-first process)，也可以被用于本实施方式的通路蚀刻加工中。在本实施方式中，因为能够实现具有高蚀刻选择性的加工，所以能够在很大程度上采用通路加工的加工裕度(margin)。而且，利用所述选择性，在通路加工时，可以将帽绝缘膜用于硬掩模中。由于这个原因，在本实施方式中，也可以与使用难以处理的金属硬掩模的相关领域的沟槽-第一加工相比更好的可控性进行加工。
而且，在本实施方式中，因为可以提高蚀刻选择性，所以可以应用通路-第一双镶嵌加工方法。
本文中，在其中于沟槽互连之前形成贯穿孔通路的所谓的通路-第一双镶嵌加工方法中，在形成于铜互连上的帽绝缘膜上停止蚀刻，且进行过蚀刻，由此吸收蚀刻速率或面内变化的图案之间的差异等。而且，下层Cu互连受该帽绝缘膜保护，由此防止在互连层间绝缘膜中用于形成沟槽互连的下一工艺中，由于下层Cu互连层的氧化等表面变质而引起的连接收率降低或可靠性恶化。由于这个原因，在通路-第一双镶嵌加工方法中，通路加工深度的变化小，且在通路下容易控制开口。因此，与在途中停止通路加工的沟槽-第一双镶嵌加工方法中相比，所述方法是具有更高加工可控性的方法。
在下文中，将对用于本说明书中的术语进行补充说明。
术语“绝缘膜”是指用于绝缘和隔离例如互连材料的膜(层间绝缘膜)，且术语“低介电常数绝缘膜”是指用于降低将半导体元件相互连接的多层互连之间的电容、且相对介电常数低于硅氧化物膜(相对介电常数为3.9～4.5)的材料。特别地，多孔绝缘膜包括，例如通过使硅氧化物膜多孔从而减小相对介电常数而获得的材料，或者通过使氢倍半硅氧烷(HSQ)膜或有机硅膜、SiOC(例如，Black DiamondTM、CORALTM、AuroraTM)等多孔从而减小相对介电常数而获得的材料等。优选使这些膜的低介电常数更低。
在本实施方式中，金属互连材料含有Cu作为主要成分。为了提高金属互连材料的可靠性，可以将除了Cu之外的金属元素包含在由Cu制成的元件中，且可以将除了Cu之外的金属元素(例如，Al或Ni)形成在Cu的上表面或侧面等上。
术语“镶嵌互连”是指通过在预先形成的层间绝缘膜的沟槽中埋设金属互连材料并通过例如CMP等移除除了沟槽内之外的过剩金属而形成的埋设互连。当由Cu形成镶嵌互连时，常用如下互连结构：其中Cu互连的侧面和外周覆盖有阻挡金属，且Cu互连的上表面覆盖有绝缘阻挡膜。
术语“化学机械研磨(CMP)方法”是通过如下操作使在多层互连形成过程期间出现的晶片表面凹凸平坦化的方法：在使研磨液流过晶片表面的同时，使所述凹凸与旋转的研磨垫接触并对其进行研磨。在通过镶嵌方法的互连形成中，特别地，在将金属埋设在互连沟槽或通孔中之后，为了通过移除过剩的金属部分而获得平坦化的互连表面，使用所述CMP方法。
术语“阻挡金属”是指为了防止包含在互连中的金属元素扩散到层间绝缘膜或下层，而用于覆盖互连的侧面和底部的具有阻挡性能的导电膜。例如，当互连由含有Cu作为主要成分的金属元素制成时，使用高熔点金属如钽(Ta)、氮化钽(TaN)、氮化钛(TiN)和碳氮化钨(WCN)或其氮化物等，或者其层叠膜。
“帽绝缘膜”是指形成于Cu互连上表面上的膜，其具有防止Cu氧化或Cu扩散到绝缘膜中的功能，和在加工时充当蚀刻停止层的作用。为了改进互连信号传输延迟，优选引入具有较低介电常数的绝缘阻挡膜。帽绝缘膜也称为阻挡绝缘膜。
术语“半导体衬底”是其中形成多层铜互连的衬底，且特别地不但包括在单晶硅衬底上制成的衬底，而且包括衬底如绝缘硅(SOI)衬底或用于制造薄膜晶体管(TFT)和液晶的衬底。
术语“硬掩模”是指，当由于层间绝缘膜的低介电常数而使得强度降低，从而难以直接进行CMP时，具有通过在层间绝缘膜上层叠硬掩模而保护层间绝缘膜的作用的绝缘膜。
术语“钝化膜”是形成于半导体元件最上层上的膜，其具有保护半导体元件免受来自外部的水分等影响的作用。通常使用通过等离子体CVD法形成的氧氮化硅膜(SiON)或聚酰亚胺(polymide)膜等。
术语“等离子体CVD法”是例如在降低的压力下向反应室中连续供应气体原料以通过等离子体能量将分子变成激发态，并通过气相反应或衬底表面反应等在衬底上形成连续膜的方法。
术语“PVD方法”是如下方法：其中实现晶片埋设特性的改进、膜质量的改进或膜厚度的面内均匀性，然后除了标准溅射方法之外，还能够使用具有高指向性的溅射方法如长抛溅射法、准直溅射法或电离溅射方法标准。当溅射合金时，将除了主要成分之外的金属预先包含在金属靶内至固溶度极限以下，从而使得可以将所形成的金属膜用作合金膜。在本发明中，当形成在主要形成镶嵌Cu互连时的Cu籽晶层或Cu合金籽晶层、以及阻挡金属层时，能够使用金属膜。
显而易见，本发明不限于上面的实施方式，且在不背离本发明范围和主旨的范围内，可以对其进行修改和变化。

Claims (17)

1.一种半导体装置制造方法，所述方法包括：
在衬底上形成包含Si和C的绝缘膜；
在所述绝缘膜上形成有机硅膜，所述有机硅膜的碳原子数对硅原子数的组成比高于所述绝缘膜；和
通过等离子体加工，在所述有机硅膜中形成具有不同开口直径的两个以上凹部，在所述等离子体加工中使用包含惰性气体、含N的气体、碳氟化合物气体和氧化剂气体的混合气体，
其中所述绝缘膜(1d,201d)和所述有机硅膜(2,202)彼此形成界面，且
所述绝缘膜(1d,201d)的C/Si比为1.0至1.5，
所述绝缘膜具有面对所述有机硅膜的第一表面和与所述第一表面相反的第二表面，
所述第二表面与其中形成有互连沟槽的另一绝缘膜接触，
其中所述有机硅膜包括由如下通式(1)表示的具有环状有机硅氧烷结构的化合物：
[式1]
式中，R1和R2相同或不同，且表示烃基。
2.如权利要求1所述的半导体装置制造方法，其中所述含N的气体的流量对所述惰性气体的流量之比是1以上。
3.如权利要求1所述的半导体装置制造方法，其中所述碳氟化合物气体的流量对所述氧化剂气体的流量之比是1以上且5以下。
4.如权利要求1所述的半导体装置制造方法，其中所述有机硅膜对所述绝缘膜的所述组成比是2以上。
5.如权利要求1所述的半导体装置制造方法，其中所述含N的气体包括选自氮气、氨气和胺气体中的至少一种。
6.如权利要求1所述的半导体装置制造方法，其中所述碳氟化合物气体包括选自CF4、CHF3、CH2F2、C2F6、C2H2F4、C2H4F2、C2F4、C2H2F2、C3F8、C3H2F6、C3H4F4、C3H6F2、C3F6、C3HF5、C3H3F3、C3H4F2或C3H5F中的至少一种。
7.如权利要求1所述的半导体装置制造方法，其中所述氧化剂气体包括选自O2、CO2、CH3OH、C2H5OH、C3H7OH、N2O、NO、N2O3、NO2、N2O4和N2O5中的至少一种。
8.如权利要求1所述的半导体装置制造方法，其中所述绝缘膜包括SiC、SiCN或SiOCN。
9.如权利要求1所述的半导体装置制造方法，其中所述有机硅膜是多孔绝缘膜，且所述多孔绝缘膜的平均孔径低于1nm。
10.如权利要求1所述的半导体装置制造方法，其中所述具有环状有机硅氧烷结构的化合物由下式(2)或下式(3)表示：
[式2]
[式3]
11.一种由权利要求1所述的半导体装置制造方法获得的半导体装置。
12.一种半导体装置，其包括：
衬底；
设置在所述衬底上的层间绝缘膜；
第一金属膜，在所述层间绝缘膜内设有多个互连沟槽，所述第一金属膜分别埋设在所述互连沟槽中；
设置在所述层间绝缘膜上的包含Si和C的绝缘膜；
设置在所述绝缘膜上的有机硅膜，所述有机硅膜的碳原子数对硅原子数的组成比高于所述绝缘膜；和
第二金属膜，在所述有机硅膜中设有第一凹部和开口直径大于所述第一凹部的第二凹部，所述第二金属膜分别埋设在所述第一凹部和所述第二凹部中，
其中所述第二金属膜和所述第一金属膜相互电连接，且
其中在分别埋设在所述第一凹部和所述第二凹部中的所述第二金属膜与所述第一金属膜之间的所述第一金属膜的表面中，当通过透射电子显微镜和电子能量损失谱测量时，对应于包含在所述第一金属膜中的金属的氧化物的峰不存在，
其中所述绝缘膜(1d,201d)和所述有机硅膜(2,202)彼此形成界面，且
所述绝缘膜(1d,201d)的C/Si比为1.0至1.5，
所述绝缘膜具有面对所述有机硅膜的第一表面和与所述第一表面相反的第二表面，
所述第二表面与所述层间绝缘膜接触，
其中所述有机硅膜包括由如下通式(1)表示的具有环状有机硅氧烷结构的化合物：
[式1]
式中，R1和R2相同或不同，且表示烃基。
13.如权利要求12所述的半导体装置，其中所述有机硅膜对所述绝缘膜的组成比是2以上。
14.如权利要求12所述的半导体装置，其中所述绝缘膜包括SiC、SiCN或SiOCN。
15.如权利要求12所述的半导体装置，其中所述有机硅膜是多孔绝缘膜，且所述多孔绝缘膜的平均孔径低于1nm。
16.如权利要求12所述的半导体装置，其中所述具有环状有机硅氧烷结构的化合物由下式(2)或下式(3)表示：
[式2]
[式3]
17.如权利要求12所述的半导体装置，其中所述金属是Cu，且所述氧化物是CuO。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102623396B (zh) * 2012-04-17 2014-05-14 上海华力微电子有限公司 连接孔的形成方法
JP5925611B2 (ja) * 2012-06-21 2016-05-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN102779780B (zh) * 2012-07-25 2014-10-29 上海华力微电子有限公司 一种形成无负载效应大尺寸沟槽的方法
JP6096470B2 (ja) * 2012-10-29 2017-03-15 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US8871639B2 (en) * 2013-01-04 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US9865798B2 (en) * 2015-02-24 2018-01-09 Qualcomm Incorporated Electrode structure for resistive memory device
KR20160139420A (ko) * 2015-05-27 2016-12-07 삼성전자주식회사 반도체 소자의 제조 방법
KR102344996B1 (ko) * 2017-08-18 2021-12-30 삼성전자주식회사 전구체 공급 유닛, 기판 처리 장치 및 그를 이용한 반도체 소자의 제조방법
US10460988B2 (en) * 2017-12-21 2019-10-29 Tokyo Electron Limited Removal method and processing method
US10373866B1 (en) 2018-05-04 2019-08-06 International Business Machines Corporation Method of forming metal insulator metal capacitor with extended capacitor plates
US10381263B1 (en) 2018-05-04 2019-08-13 International Business Machines Corporation Method of forming via contact with resistance control
JP7346218B2 (ja) * 2018-12-06 2023-09-19 東京エレクトロン株式会社 エッチング処理方法及び基板処理装置
KR102672436B1 (ko) * 2019-01-10 2024-06-04 삼성전자주식회사 반도체 장치 제조 방법
US11756786B2 (en) 2019-01-18 2023-09-12 International Business Machines Corporation Forming high carbon content flowable dielectric film with low processing damage
JP7244394B2 (ja) 2019-09-18 2023-03-22 株式会社東芝 デジタルアイソレータ

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7285853B2 (en) * 2005-02-17 2007-10-23 Taiwan Semiconductor Manufacturing Co., Ltd. Multilayer anti-reflective coating for semiconductor lithography and the method for forming the same

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3398173A (en) * 1964-10-01 1968-08-20 Gen Electric Process for producing siloxanes
EP0596730A1 (en) * 1992-11-06 1994-05-11 Shin-Etsu Chemical Co., Ltd. Cyclotrisiloxane and process for producing the same
US5241097A (en) * 1992-12-21 1993-08-31 Allied-Signal Inc. Process for the preparation of cyclic siloxane
US5412135A (en) * 1993-04-21 1995-05-02 Shin-Etsu Chemical Co., Ltd. Organic silicon compounds and curable organopolysiloxane compositions
JPH0722393A (ja) * 1993-06-23 1995-01-24 Toshiba Corp ドライエッチング装置及びドライエッチング方法
SG71147A1 (en) * 1997-08-29 2000-03-21 Dow Corning Toray Silicone Method for forming insulating thin films
TW437017B (en) * 1998-02-05 2001-05-28 Asm Japan Kk Silicone polymer insulation film on semiconductor substrate and method for formation thereof
US6593247B1 (en) * 1998-02-11 2003-07-15 Applied Materials, Inc. Method of depositing low k films using an oxidizing plasma
US6068884A (en) * 1998-04-28 2000-05-30 Silcon Valley Group Thermal Systems, Llc Method of making low κ dielectric inorganic/organic hybrid films
US5914420A (en) * 1998-05-29 1999-06-22 Pcr, Inc. Perfluorinated organo substituted cyylosiloxanes and copolymers prepared from these cyclosiloxahes
US6160150A (en) * 1998-12-21 2000-12-12 Dow Corning Corporation Cyclic organosilicon endcapper having one silicon-bonded hydrogen atom
US6858898B1 (en) * 1999-03-23 2005-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP4173307B2 (ja) 1999-06-24 2008-10-29 株式会社ルネサステクノロジ 半導体集積回路の製造方法
JP3400770B2 (ja) * 1999-11-16 2003-04-28 松下電器産業株式会社 エッチング方法、半導体装置及びその製造方法
JP2001284347A (ja) * 2000-03-31 2001-10-12 Canon Sales Co Inc 成膜方法及び半導体装置の製造方法
US6441491B1 (en) * 2000-10-25 2002-08-27 International Business Machines Corporation Ultralow dielectric constant material as an intralevel or interlevel dielectric in a semiconductor device and electronic device containing the same
US6479391B2 (en) * 2000-12-22 2002-11-12 Intel Corporation Method for making a dual damascene interconnect using a multilayer hard mask
US6572923B2 (en) * 2001-01-12 2003-06-03 The Boc Group, Inc. Asymmetric organocyclosiloxanes and their use for making organosilicon polymer low-k dielectric film
JP2003142579A (ja) * 2001-11-07 2003-05-16 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP4198906B2 (ja) * 2001-11-15 2008-12-17 株式会社ルネサステクノロジ 半導体装置および半導体装置の製造方法
US6656840B2 (en) * 2002-04-29 2003-12-02 Applied Materials Inc. Method for forming silicon containing layers on a substrate
JP4217870B2 (ja) 2002-07-15 2009-02-04 日本電気株式会社 有機シロキサン共重合体膜、その製造方法、成長装置、ならびに該共重合体膜を用いた半導体装置
JP4173374B2 (ja) * 2003-01-08 2008-10-29 株式会社ルネサステクノロジ 半導体装置の製造方法
JP3898133B2 (ja) * 2003-01-14 2007-03-28 Ｎｅｃエレクトロニクス株式会社 ＳｉＣＨＮ膜の成膜方法。
US6913992B2 (en) * 2003-03-07 2005-07-05 Applied Materials, Inc. Method of modifying interlayer adhesion
JP4454242B2 (ja) * 2003-03-25 2010-04-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JPWO2005013356A1 (ja) * 2003-07-18 2007-09-27 日本電気株式会社 溝配線を有する半導体装置および半導体装置の製造方法
JP4492947B2 (ja) * 2004-07-23 2010-06-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7790630B2 (en) * 2005-04-12 2010-09-07 Intel Corporation Silicon-doped carbon dielectrics
JP4628257B2 (ja) * 2005-11-15 2011-02-09 三井化学株式会社 多孔質膜の形成方法
JP4563927B2 (ja) * 2005-12-02 2010-10-20 信越化学工業株式会社 基板及びその製造方法、並びにそれを用いたパターン形成方法
US20070287301A1 (en) * 2006-03-31 2007-12-13 Huiwen Xu Method to minimize wet etch undercuts and provide pore sealing of extreme low k (k<2.5) dielectrics
US7476971B2 (en) 2006-05-11 2009-01-13 Toshiba America Electronic Components, Inc. Via line barrier and etch stop structure
US8043957B2 (en) * 2006-05-17 2011-10-25 Nec Corporation Semiconductor device, method for manufacturing semiconductor device and apparatus for manufacturing semiconductor
JPWO2007142172A1 (ja) * 2006-06-09 2009-10-22 日本電気株式会社 多層配線製造方法と多層配線構造と多層配線製造装置
JP5072531B2 (ja) 2007-10-24 2012-11-14 東京エレクトロン株式会社 プラズマエッチング方法及び記憶媒体
JP5554951B2 (ja) * 2008-09-11 2014-07-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20100087062A1 (en) * 2008-10-06 2010-04-08 Applied Materials, Inc. High temperature bd development for memory applications
US8133821B2 (en) * 2008-11-18 2012-03-13 Renesas Electronics Corporation Method of manufacturing porous insulating film, method of manufacturing semiconductor device, and semiconductor device
JP2010245235A (ja) * 2009-04-03 2010-10-28 Panasonic Corp 半導体装置及びその製造方法
US8606207B2 (en) * 2009-12-18 2013-12-10 Broadcom Corporation Fractal curve based filter

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7285853B2 (en) * 2005-02-17 2007-10-23 Taiwan Semiconductor Manufacturing Co., Ltd. Multilayer anti-reflective coating for semiconductor lithography and the method for forming the same

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
《Comprehensive Chemistry Designs in Porous SiOCH Film Stacks and Plasma Etching Gases for Damageless Cu Interconnects in Advanced ULSI Devices》;Yoshihiro Hayashi 等;《IEEE TRANSACTIONS ON SEMICONDUCTOR MANUFACTURING》;20080831;第21卷(第3期);469-480 *

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