KR102672436B1 - 반도체 장치 제조 방법 - Google Patents

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Abstract

반도체 장치의 성능 및 신뢰성을 개선할 수 있는 반도체 장치 제조 방법이 제공된다. 반도체 제조 방법은 기판 상에, 제1 원자 비율의 탄소를 포함하는 제1 층간 절연막을 형성하고, 상기 제1 층간 절연막 상에, 상기 제1 원자 비율보다 큰, 제2 원자 비율의 탄소를 포함하는 제2 층간 절연막을 형성하고, 상기 제2 층간 절연막 상에, 상기 제1 원자 비율보다 크고 상기 제2 원자 비율보다 작은, 제3 원자 비율의 탄소를 포함하는 제3 층간 절연막을 형성하고, 상기 제3 층간 절연막의 일부를 제거하여, 상기 제2 층간 절연막을 노출시키는 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여, 상기 제1 층간 절연막 및 상기 제2 층간 절연막을 관통하는 비아 트렌치를 형성하고, 상기 비아 트렌치를 채우는 비아를 형성하고, 상기 제2 층간 절연막과 제3 층간 절연막의 경계에서, 상기 제2 층간 절연막에 포함된 탄소의 제2 원자 비율은 상기 제3 층간 절연막에 포함된 탄소의 제3 원자 비율과 불연속적이다.

Description

반도체 장치 제조 방법{Method for fabricating semiconductor device}
본 발명은 반도체 장치 제조 방법에 관한 것으로, 좀 더 구체적으로, 저유전율 물질을 포함하는 층간 절연막을 이용하는 반도체 장치 제조 방법에 관한 것이다.
전자기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행됨에 따라, 반도체 칩의 고집적화 및 저전력화가 요구되고 있다.
반도체 소자의 고집적화 및 저전력화의 요구에 대응하기 위해, 반도체 소자의 피쳐 크기(feature size)는 계속해서 감소되고, BEOL(Back end-of-line) 공정에서 금속간 절연막의 유전 상수(k)는 계속하여 감소된다.
한편, 피쳐 크기가 줄어듦에 따라서, 배선 사이에 배치되는 유전 필름의 저항성 정전 용량(capacitance)과 신뢰성의 개선은 중요한 과제가 될 수 있다.
본 발명이 해결하려는 과제는, 금속간 층간 절연막을 형성하는 과정에서, 층간 절연막의 산포를 개선하여, 반도체 장치의 신뢰성 및 성능을 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 금속간 비아를 형성하는 과정에서, 층간 절연막의 손상 및 층간 절연막과 비아 사이의 결함을 방지하여, 반도체 장치의 성능 및 신뢰성을 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은, 기판 상에, 제1 원자 비율의 탄소를 포함하는 제1 층간 절연막을 형성하고, 상기 제1 층간 절연막 상에, 상기 제1 원자 비율보다 큰, 제2 원자 비율의 탄소를 포함하는 제2 층간 절연막을 형성하고, 상기 제2 층간 절연막 상에, 상기 제1 원자 비율보다 크고 상기 제2 원자 비율보다 작은, 제3 원자 비율의 탄소를 포함하는 제3 층간 절연막을 형성하고, 상기 제3 층간 절연막의 일부를 제거하여, 상기 제2 층간 절연막을 노출시키는 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여, 상기 제1 층간 절연막 및 상기 제2 층간 절연막을 관통하는 비아 트렌치를 형성하고, 상기 비아 트렌치를 채우는 비아를 형성하고, 상기 제2 층간 절연막과 제3 층간 절연막의 경계에서, 상기 제2 층간 절연막에 포함된 탄소의 제2 원자 비율은 상기 제3 층간 절연막에 포함된 탄소의 제3 원자 비율과 불연속적이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은, 제1 전구체 비율의 탄소 전구체와 산소(O2)를 제공하는 제1 공정을 통해, 기판 상에 제1 층간 절연막을 형성하고, 상기 제1 전구체 비율보다 큰 제2 전구체 비율의 탄소 전구체와 산소를 제공하는 제2 공정을 통해, 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하고, 상기 제2 전구체 비율보다 작은 제3 전구체 비율의 탄소 전구체와 산소를 제공하는 제3 공정을 통해, 상기 제2 층간 절연막 상에 제3 층간 절연막을 형성하고, 상기 제3 층간 절연막의 일부를 제거하여, 상기 제2 층간 절연막을 노출시키는 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여, 상기 제1 층간 절연막 및 상기 제2 층간 절연막을 관통하는 비아 트렌치를 형성하고, 상기 비아 트렌치를 채우는 비아를 형성하고, 상기 제1 내지 제3 전구체 비율은 각각 산소에 대한 탄소 전구체의 비율을 의미하고, 상기 제1 공정과 상기 제2 공정 사이에, 탄소 전구체는 반응 챔버 내로 공급되고, 상기 제2 공정과 상기 제3 공정 사이에, 탄소 전구체는 상기 반응 챔버 내로 비공급된다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은, 기판 상에, 제1 결합 비율의 실리콘-메틸(Si-CH3) 결합을 포함하는 제1 층간 절연막을 형성하고, 상기 제1 층간 절연막 상에, 상기 제1 결합 비율보다 큰, 제2 결합 비율의 Si-CH3 결합을 포함하는 제2 층간 절연막을 형성하고, 상기 제2 층간 절연막 상에, 상기 제1 결합 비율보다 크고 상기 제2 결합 비율보다 작은, 제3 결합 비율의 Si-CH3 결합을 포함하는 제3 층간 절연막을 형성하고, 상기 제3 층간 절연막의 일부를 제거하여, 상기 제2 층간 절연막을 노출시키는 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여, 상기 제1 층간 절연막 및 상기 제2 층간 절연막을 관통하는 비아 트렌치를 형성하고, 상기 비아 트렌치를 채우는 비아를 형성하고, 상기 제1 내지 제3 결합 비율은 각각 실리콘-산소(Si-O) 결합에 대한 Si-CH3 결합의 비율을 의미하고, 상기 제2 층간 절연막과 제3 층간 절연막의 경계에서, 상기 제2 층간 절연막에 포함된 Si-CH3 결합의 상기 제2 비율은 상기 제3 층간 절연막에 포함된 Si-CH3 결합의 상기 제3 비율과 불연속적이다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 소자 제조 방법 중 증착 공정을 설명하기 위한 중간단계 도면이다.
도 2는 도 1의 층간 절연막들을 자세하게 설명하기 위한 도면이다.
도 3은 도 1의 층간 절연막들을 형성하기 위해 제공되는 탄소 전구체의 비율 및 이중 주파수 생성기의 RF 전력을 설명하기 위한 도면이다.
도 4 내지 도 6은 본 발명의 몇몇 실시예들에 따른 반도체 소자 제조 방법 중 식각 공정을 설명하기 위한 도면이다.
도 5는 도 1의 제2 층간 절연막의 일부 및 제3 층간 절연막을 식각하여, 비아 트렌치를 형성하는 공정을 설명하기 위한 도면이다.
도 6은 도 1의 제1 층간 절연막 및 제2 층간 절연막의 일부를 식각하여, 비아 트렌치를 형성하는 공정을 설명하기 위한 도면이다.
도 7은 물리적 기상 증착 공정(PVD)을 사용하여, 제1 금속막을 형성하는 공정을 설명하기 위한 도면이다.
도 8는 도 7의 A영역의 확대도이다.
도 9는 비아 트렌치 내에 제2 금속층을 형성하는 공정을 설명하기 위한 도면이다.
도 10은 화학적 물리적 연마법(CMP)을 사용하여, 금속간 절연층을 형성하는 공정을 설명하기 위한 도면이다.
이하에서, 도 1 및 도 2를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에 대해서 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 소자 제조 방법 중 증착 공정을 설명하기 위한 중간단계 도면이다. 도 2는 도 1의 층간 절연막들의 성질을 자세하게 설명하기 위한 도면이다.
도 1을 참고하면, 하부 패턴(105)을 포함하는 기판(100) 상에, 제1 층간 절연막(110), 제2 층간 절연막(120), 제3 층간 절연막(130), 및 제4 층간 절연막(140)이 순차적으로 형성된다. 이하에서 자세히 설명될 것과 같이, 제1 내지 제4 층간 절연막(110, 120, 130, 140)은 금속간 절연층(inter-metal dielectric, IMD)을 형성하기 위해 사용될 수 있다.
구체적으로, 하부 패턴(105)이 기판(100)에 형성된다. 기판(100)은 베이스 기판과 에피층이 적층된 구조일 수 있으나, 이에 한정되는 것은 아니다. 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다. 이하에서는, 예시적으로 실리콘 기판을 예로 든다. 또한, 기판(100)은 실리콘 기판 상에 절연막이 형성된 형태일 수도 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에서, 하부 패턴(105)은 금속 배선인 것으로 설명하나, 이는 설명의 편이성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 하부 패턴(105)은 기판(100) 내에 형성되는 트랜지스터, 다이오드 등일 수 있고, 구체적으로, 트랜지스터의 게이트 전극 또는 트랜지스터의 소오스/드레인일 수 있음은 물론이다.
기판(100)에 포함되는 하부 패턴(105)은 도전성 물질을 포함할 수 있다. 하부 패턴(105)은 하부 배리어막(102)과, 하부 배선막(103)을 포함할 수 있다.
하부 배선막(103)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co) 및 이들의 조합을 포함할 수 있다.
하부 배리어막(102)은 하부 배선막(103)과 기판(100) 사이에 형성될 수 있다. 하부 배리어막(102)은 예를 들어, 기판(100) 내의 리세스를 따라 컨포말하게(conformally) 형성될 수 있다. 하부 배리어막(102)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐 질화물(WN) 등의 물질을 포함할 수 있다. 하부 배리어막(102)은 단층으로 도시되었으나, 복수개의 층을 포함할 수 있음은 물론이다.
제1 층간 절연막(110)이 하부 패턴(105)을 포함하는 기판(100) 상에 형성될 수 있다.
제1 층간 절연막(110)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN) 중의 적어도 하나를 포함할 수 있다. 제1 층간 절연막(110)은 예를 들어, 화학적 기상 증착법 또는 원자층 증착법 등을 이용하여 형성될 수 있다.
제1 층간 절연막(110)은 배선 사이의 커플링 현상을 경감시키기 위해 저유전율 물질을 포함할 수 있다. 예를 들어, 저유전율 물질은 적당히 높은 탄소와 수소를 갖는 실리콘 산화물을 포함할 수 있고, SiCOH와 같은 물질을 포함할 수 있다.
구체적으로, 저유전율 물질은 Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 층간 절연막(110)은 제1 원자 비율(atomic ratio)의 탄소를 포함할 수 있다. 제1 층간 절연막(110)에 포함된 탄소의 제1 원자 비율은, 제1 층간 절연막(110)에 포함된 전체 원자의 개수에 대한, 제1 층간 절연막(110)에 포함된 탄소 원자의 개수로 정의될 수 있다. 일 예로, 제1 층간 절연막(110)의 탄소의 원자 비율은 XPS(X-ray Photoelectron Spectroscopy) 등의 측정 장비를 사용하여 측정될 수 있다. 예를 들어, 제1 층간 절연막(110) 상에 X-ray를 조사하여, 제1 층간 절연막(110)에서 발생된 광전자들이 검출된다. 검출된 광전자들을 이용하여, 제1 층간 절연막(110)에 포함된 탄소의 원자 비율이 측정될 수 있다.
예를 들어, 도 2를 참조하면, 제1 층간 절연막(110)에 포함된 탄소의 제1 원자 비율은 0% 이상 2 %이하일 수 있다. 그러나, 본 발명은 이에 제한되지 않는다.
본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에서, 제1 층간 절연막(110)은 제1 결합 비율의 실리콘-메틸(Si-CH3) 결합을 포함할 수 있다. 제1 층간 절연막(110)에 포함된 Si-CH3 결합의 제1 결합 비율은, 제1 층간 절연막(110)에 포함된 실리콘-산소(Si-O) 결합의 개수에 대한, 제1 층간 절연막(110)에 포함된 Si-CH3 결합의 개수로 정의될 수 있다. 일 예로, 제1 층간 절연막(110)의 Si-CH3 결합 비율은 FTIR(Fourier Transform Infra-Red) 분광계 등의 측정 장비를 사용하여 측정될 수 있다.
구체적으로, 도 2를 참조하면, 제1 층간 절연막(110)에 포함된 Si-CH3 결합의 제1 결합 비율은 1.05% 이상 1.15% 이하일 수 있다. 그러나, 본 발명은 이에 제한되지 않는다.
한편, 제1 층간 절연막(110)의 성질은 제1 층간 절연막(110)에 포함되는 탄소 함유량 또는 Si-CH3 결합의 비율에 의해 결정될 수 있다. 만약 층간 절연막에 탄소 함유량 또는 Si-CH3 결합의 비율이 높아지는 경우, 층간 절연막 내부에 탄소 또는 메틸기에 의해 발생되는 공극이 많아질 수 있다.
이때, 발생된 공극은 유전율이 낮은 빈 공간으로 채워지는 것으로 볼 수 있다. 즉, 탄소 함유량 또는 Si-CH3 결합의 비율에 따라, 층간 절연막은 다공성 막(porous film) 또는 다공성 층(porous layer)이 될 수 있다.
따라서, 탄소 함유량 또는 Si-CH3 결합이 높아지는 경우, 층간 절연막의 유전율의 값(즉, 유전 상수 K 값)은 작아질 수 있다. 또한, 탄소 함유량 또는 Si-CH3 결합이 높아지는 경우, 층간 절연막의 영률(Young's Modulus) 값은 낮아질 수 있다.
예를 들어, 제1 층간 절연막(110)은 낮은 비율의 탄소를 포함할 수 있다. 따라서, 제1 층간 절연막(110)의 유전율 값은, 이하에서 설명될 제3 층간 절연막(130)의 유전율 값보다 클 수 있다. 구체적으로 예를 들어, 도 2를 참조하면, 제1 층간 절연막(110)의 k 값은 3.15 이상 3.25 이하일 수 있다. 그러나, 본 발명은 이에 제한되지 않는다.
또한, 예를 들어, 제1 층간 절연막(110)이 낮은 비율의 탄소를 포함하는 경우, 제1 층간 절연막(110)의 영률 값은 높아질 수 있다. 구체적으로 예를 들어, 제1 층간 절연막(110)의 영률 값은 28 GPa 이상 30 GPa 이하일 수 있다. 그러나, 본 발명은 이에 제한되지 않는다.
이처럼, 제1 층간 절연막(110)은, 이하에서 설명될 제3 층간 절연막(130) 보다 작은 탄소의 제1 원자 비율과 Si-CH3 결합의 제1 결합 비율을 가짐으로써, 제3 층간 절연막(130) 보다 높은 영률 값을 가질 수 있다. 따라서, 제1 층간 절연막(110)은, 제2 내지 제4 층간 절연막이 증착되는 경우, 초기 절연막(initial dielectric film) 또는 초기층(initial layer)으로 사용될 수 있다. 또한, 제1 층간 절연막(110)은, 제2 층간 절연막 중 일부와 제3 층간 절연막(130)이 식각되는 경우, 식각 정지막으로 사용될 수 있다.
제1 층간 절연막(110)의 두께는, 제3 층간 절연막(130)의 두께 보다 작을 수 있다. 예를 들어, 제1 층간 절연막(110)의 두께는, 기판(100)의 상면으로부터 제1 층간 절연막(110)의 상면까지의 길이를 의미할 수 있다. 또한, 제1 층간 절연막(110)의 두께는, 제2 층간 절연막(120)의 상면으로부터 제3 층간 절연막(130)의 상면까지의 길이를 의미할 수 있다. 상술한 바와 같이, 제1 층간 절연막(110)은 제3 층간 절연막(130)보다 높은 유전율 값을 갖을 수 있다. 따라서, 제1 층간 절연막(110)의 두께가 작을수록, 금속간 절연층 상의 전체 유전율 값이 작아질 수 있다. 구체적으로 예를 들어, 제1 층간 절연막(110)의 두께는 1nm 이상 5nm 이하일 수 있다. 그러나, 본 발명은 이에 제한되지 않는다.
제2 층간 절연막(120)은 제1 층간 절연막(110) 상에 형성될 수 있다. 제2 층간 절연막(120)은, 제1 층간 절연막(110)과 제3 층간 절연막(130) 사이에 형성되는, 전이 절연막(transition dielectric film) 또는 전이층(transition layer)일 수 있다. 구체적으로 예를 들어, 제2 층간 절연막(120)은, 제1 층간 절연막(110)과 제3 층간 절연막(130)을 연속적으로 형성하기 위해 발생되는, 전이 절연막 또는 전이층일 수 있다.
제2 층간 절연막(120)에 포함된 탄소의 제2 원자 비율은, 제1 층간 절연막(110)에 포함된 탄소의 제1 원자 비율로부터 제3 층간 절연막(130)에 포함된 탄소의 제3 원자 비율까지 연속적으로 변화될 수 있다. 예를 들어, 제2 층간 절연막(120)에 포함된 탄소의 제2 원자 비율은, 제1 층간 절연막(110)과 제2 층간 절연막(120)의 경계에서, 제1 원자 비율로부터 연속적으로 변화될 수 있다. 또한, 제2 층간 절연막(120)에 포함된 탄소의 제2 원자 비율은, 제2 층간 절연막(120)과 제3 층간 절연막(130)의 경계에서, 제3 원자 비율로부터 연속적으로 변화될 수 있다. 본 발명의 몇몇 실시예에서, 제2 층간 절연막(120)에 포함된 탄소의 제2 원자 비율의 평균 값은, 제1 원자 비율과 제3 원자 비율의 평균 값일 수 있다.
제2 층간 절연막(120)에 포함된 Si-CH3 결합의 제2 결합 비율은, 제1 층간 절연막(110)에 포함된 Si-CH3 결합의 제1 결합 비율로부터 제3 층간 절연막(130)에 포함된 Si-CH3 결합의 제3 결합 비율까지 연속적으로 변화될 수 있다. 예를 들어, 제2 층간 절연막(120)에 포함된 Si-CH3 결합의 제2 결합 비율은, 제1 층간 절연막(110)과 제2 층간 절연막(120)의 경계에서, 제1 결합 비율로부터 연속적으로 변화될 수 있다. 또한, 제2 층간 절연막(120)에 포함된 Si-CH3 결합의 제2 결합 비율, 제2 층간 절연막(120)과 제3 층간 절연막(130)의 경계에서, 제3 결합 비율로부터 연속적으로 변화될 수 있다. 본 발명의 몇몇 실시예에서, 제2 층간 절연막(120)에 포함된 Si-CH3 결합의 제2 결합 비율의 평균 값은, 제1 결합 비율과 제3 결합 비율의 평균 값일 수 있다.
제3 층간 절연막(130)은 제2 층간 절연막(120) 상에 형성될 수 있다. 상술한 바와 같이, 제2 층간 절연막(120)은, 제1 층간 절연막(110)과 제3 층간 절연막(130)을 연속적으로 형성시키기 위해 발생되는, 전이 절연막 또는 전이층일 수 있다. 따라서, 제3 층간 절연막(130)은 제1 층간 절연막(110) 상에 형성되는 것으로 볼 수도 있다. 또한, 제3 층간 절연막(130)은, 제1 층간 절연막(110)과 제2 층간 절연막(120)에 이어서, 연속적으로 형성될 수 있다.
제3 층간 절연막(130)은 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 저유전율 물질 중의 적어도 하나를 포함할 수 있다. 제3 층간 절연막(130)은 예를 들어, 화학적 기상 증착법 또는 원자층 증착법 등을 이용하여 형성될 수 있다. 제3 층간 절연막(130)에 포함된 탄소의 비율은, 제1 층간 절연막(110)과 마찬가지로, XPS 등과 같은 측정 수단에 의해 측정될 수 있다. 또한, 제3 층간 절연막(130)의 실리콘-메틸(Si-CH3) 결합 비율은, FTIR 분광계 등의 측정 장비를 사용하여, 측정될 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에서, 제3 층간 절연막(130)에 포함된 탄소의 제3 원자 비율은 제1 층간 절연막(110)에 포함된 탄소의 제1 원자 비율과는 상이할 수 있다. 구체적으로 예를 들어, 제3 층간 절연막에 포함된 탄소의 제3 원자 비율은 제1 층간 절연막(110)에 포함된 탄소의 제1 원자 비율보다 클 수 있다.
예를 들어, 도 2를 참조하면, 제3 층간 절연막(130)에 포함된 탄소의 제1 원자 비율은 15% 이상 17%이하일 수 있다. 그러나, 본 발명은 이에 제한되지 않는다.
본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에서, 제3 층간 절연막(130)에 포함된 Si-CH3 결합의 제3 결합 비율은 제1 층간 절연막(110)에 포함된 Si-CH3 결합의 제1 결합 비율과는 상이할 수 있다. 구체적으로 예를 들어, 제3 층간 절연막에 포함된 Si-CH3 결합의 제3 결합 비율은 제1 층간 절연막(110)에 포함된 Si-CH3 결합의 제3 결합 비율보다 클 수 있다.
예를 들어, 도 2를 참조하면, 제3 층간 절연막(130)에 포함된 탄소의 제1 원자 비율은 3.52% 이상 3.62% 이하일 수 있다. 그러나, 본 발명은 이에 제한되지 않는다.
이처럼, 제3 층간 절연막(130)은, 제1 층간 절연막(110) 보다 높은, 탄소 원자 비율 및 Si-CH3 결합 비율을 갖는다. 따라서, 제3 층간 절연막(130)은, 제1 층간 절연막(110) 보다 많은, 공극을 가질 수 있다.
즉, 제3 층간 절연막(130)은 낮은 유전율 값을 가질 수 있다. 구체적으로 예를 들어, 도 2를 참조하면, 제3 층간 절연막(130)의 k 값은 2.75 이상 2.85 이하일 수 있다. 그러나, 본 발명은 이에 제한되지 않는다.
또한, 제3 층간 절연막(130)은 낮은 영률 값을 가질 수 있다. 구체적으로 예를 들어, 도 2를 참조하면, 제3 층간 절연막(130)의 영률 값은 15 GPa 이상 17 GPa 이하일 수 있다. 그러나, 본 발명은 이에 제한되지 않는다.
또한, 제3 층간 절연막(130)은 낮은 굴절률(refractive index, RI)를 가질 수 있다. 구체적으로 예를 들어, 도 2를 참조하면, 제3 층간 절연막(130)의 RI는 1.42이상 1.43 이하일 수 있다. 그러나, 본 발명은 이에 제한되지 않는다.
이처럼, 제3 층간 절연막(130)은, 제1 층간 절연막(110) 보다 낮은, 유전율 값을 가질 수 있기 때문에, 제3 층간 절연막(130)은 배선 사이의 커플링 현상을 경감시키기 위한, 벌크 절연막(bulk dielectric film) 또는 벌크 층(bulk layer)일 수 있다. 예를 들어, 제1 내지 제3 층간 절연막(130) 중 제3 층간 절연막(130)이 차지하는 비율이 높을수록, 배선 사이의 전체 유전율이 낮아질 수 있다. 또한, 제1 층간 절연막(110)과 제3 층간 절연막(130) 사이에 형성되는 제2 층간 절연막(120)의 높이가 작을수록, 제3 층간 절연막(130)이 차지하는 비율이 커지게 되어, 배선 사이의 전체 유전율이 낮아질 수 있다.
즉, 제3 층간 절연막(130)의 두께는, 제1 및 제2 층간 절연막(110, 120) 보다 클 수 있다. 예를 들어, 제3 층간 절연막(130)의 두께는 5nm 이상일 수 있다. 예를 들어, 제3 층간 절연막(130)의 두께는 공정 변수, 공정 장비 등과 같은 여러가지 요소들에 따라 변화될 수 있다.
제4 층간 절연막(140)은 제3 층간 절연막(130) 상에 형성될 수 있다. 제4 층간 절연막(140)은 제3 층간 절연막(130)과 연속적으로 형성되지 않을 수 있다. 제4 층간 절연막()은 제3 층간 절연막()의 식각에 이용되는 마스크로 사용될 수 있다. 예를 들어, 제4 층간 절연막(140)의 일부를 제거하여, 마스크 패턴을 형성할 수 있다. 제4 층간 절연막()은 이후의 공정에서 제거되므로, 제1 내지 제3 층간 절연막(130)이 연속적으로 형성되는 것과는 달리, 제4 층간 절연막(140)은 제3 층간 절연막(130)과 불연속적으로 형성될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에서, 제4 층간 절연막(140)이 제3 층간 절연막(130)과 불연속적으로 형성됨에 따라, 제3 층간 절연막(130)과 제4 층간 절연막(140) 사이에 전이층이 생성되지 않을 수 있다.
한편, 만약 제3 층간 절연막(130)과 제4 층간 절연막(140) 사이에 전이층이 생성되는 경우, 제1 내지 제4 층간 절연막(110, 120, 130, 140)의 전체의 높이가 커질 수 있다. 그러나, 제4 층간 절연막(140)이 제3 층간 절연막(130)과 불연속적으로 형성됨으로써, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 따라 최종적으로 형성된, 금속간 절연층(IMD)의 높이는 작아질 수 있다. 일 예로, 금속간 절연층의 높이는 1000Å 이하일 수 있다. 다른 예로, 금속간 절연층의 높이는 500Å 이하일 수 있다. 그러나, 본 발명은 이에 제한되지 않는다.
제4 층간 절연막(140)은 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 저유전율 물질 중의 적어도 하나를 포함할 수 있다. 제4 층간 절연막(140)은 예를 들어, 화학적 기상 증착법 또는 원자층 증착법 등을 이용하여 형성될 수 있다. 제4 층간 절연막(140)에 포함된 탄소의 비율은 XPS 등의 측정 수단에 의해 측정될 수 있다. 또한, 제4 층간 절연막(140)의 실리콘-메틸(Si-CH3) 결합 비율은, FTIR 분광계 등의 측정 장비를 사용하여, 측정될 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에서, 제4 층간 절연막(140)에 포함된 탄소의 제4 원자 비율은, 제1 층간 절연막(110)에 포함된 탄소의 제1 원자 비율 및 제3 층간 절연막(130)에 포함된 탄소의 제3 원자 비율과 상이할 수 있다. 구체적으로 예를 들어, 제4 층간 절연막에 포함된 탄소의 제4 원자 비율은, 제1 층간 절연막(110)에 포함된 탄소의 제1 원자 비율보다 크고, 제3 층간 절연막(130)에 포함된 탄소의 제3 원자 비율보다 작을 수 있다.
구체적으로 예를 들어, 도 2를 참조하면, 제4 층간 절연막(140)에 포함된 탄소의 제4 원자 비율은 10% 이상 12% 이하일 수 있다. 그러나, 본 발명은 이에 제한되지 않는다.
본 발명의 몇몇 실시예들에 따른 반도체 장치의 제조 방법에서, 제4 층간 절연막(140)에 포함된 Si-CH3 결합의 제4 결합 비율은, 제1 층간 절연막(110)에 포함된 Si-CH3 결합의 제1 결합 비율 및 제3 층간 절연막(130)에 포함된 Si-CH3 결합의 제3 결합 비율과 상이할 수 있다. 구체적으로 예를 들어, 제4 층간 절연막(140)에 포함된 Si-CH3 결합의 제4 결합 비율은, 제1 층간 절연막(110)에 포함된 Si-CH3 결합의 제1 결합 비율보다 크고, 제3 층간 절연막(130)에 포함된 Si-CH3 결합의 제3 결합 비율보다 작을 수 있다.
구체적으로 예를 들어, 도 2를 참조하면, 제4 층간 절연막(140)에 포함된 Si-CH3 결합의 제4 결합 비율은 1.45% 이상 1.55% 이하일 수 있다. 그러나, 본 발명은 이에 제한되지 않는다.
이처럼, 제4 층간 절연막(140)은, 제1 층간 절연막(110)보다 높고 제3 층간 절연막(130)보다 작은, 탄소 원자 비율 및 Si-CH3 결합 비율을 가질 수 있다. 제4 층간 절연막(140)은, 제3 층간 절연막(130) 보다 적은 개수의 공극을 가질 수 있다. 제4 층간 절연막(140)은 제3 층간 절연막(130) 보다 촘촘한 다공성 구조를 갖을 수 있다. 제4 층간 절연막(140)은 물리적 기상 증착 공정(physical vapor deposition, PVD)에서 제3 층간 절연막(1330) 내로 금속 침투(metal penetration)를 방지 또는 경감시키기 위해 사용될 수 있다.
또한, 제4 층간 절연막(140)은, 제1 층간 절연막(110)보다 작고, 제3 층간 절연막 보다 큰 유전율 값을 가질 수 있다. 구체적으로 예를 들어, 도 2를 참조하면, 제4 층간 절연막(140)의 k 값은 3.15 이상 3.25 이하일 수 있다. 그러나, 본 발명은 이에 제한되지 않는다.
또한, 제4 층간 절연막(140)은, 제1 층간 절연막(110)보다 작고 제3 층간 절연막(130)보다 큰 영률 값을 가질 수 있다. 구체적으로 예를 들어, 도 2를 참조하면, 제3 층간 절연막(130)의 영률 값은 28 GPa 이상 30 GPa 이하일 수 있다. 그러나, 본 발명은 이에 제한되지 않는다.
또한, 제4 층간 절연막(140)은 제3 층간 절연막(130)의 RI 값과 유사한 RI 값을 가질 수 있다. 구체적으로 예를 들어, 도 2를 참조하면, 제4 층간 절연막(140)의 RI 값은 1.46이상 1.47이하인 것으로 도시되었으나, 본 발명은 이에 제한되지 않는다.
이처럼, 제4 층간 절연막(140)의 RI 값은 제3 층간 절연막(130)의 RI 값과 유사할 수 있다. 즉, 제4 층간 절연막(140)의 식각 비(etching rate)와 제3 층간 절연막(130)의 식각 비는 유사할 수 있다. 따라서, 이하에서 도 6을 참조하여 설명되는 것과 같이, 제4 층간 절연막(140)과 제3 층간 절연막(130) 사이에 킹크(kink)가 발생되는 것을 방지 또는 감소시킬 수 있다. 킹크는 비아 트렌치의 측면의 일부가, 비아 트렌치의 내부에서 외부로 뻗어나가는 방향으로 오목하게 패이는 형상을 의미할 수 있다.
즉, 제4 층간 절연막(140)의 두께는, 하드 마스크로서 사용되기에 충분한 두께일 수 있다. 예를 들어, 제4 층간 절연막(140)의 두께는 12nm 이상 17nm 일 수 있다. 그러나, 본 발명은 이에 제한되지 않는다.
이하에서, 도 3을 참조하여, 도 1의 제1 내지 제4 층간 절연막을 형성하는 공정에 대해서 자세히 설명한다.
도 3은, 도 1의 층간 절연막들을 형성하기 위해 제공되는 탄소 전구체의 비율 및 이중 주파수 생성기의 RF 전력을 설명하기 위한 도면이다. 참고적으로, 도 3은, 반응 챔버 내로 제공되는 산소 가스 농도에 대한 탄소 전구체의 비율(예를 들어, OMCTs/O2)를 도시한다. 예를 들어, 전구체 제공기(precursor provider)는 특정 비율의 탄소 전구체와 산소 가스를 반응 챔버 내로 공급할 수 있다. 또한, 도 3은 플라즈마 생성기의 무선 주파수 전력(RF Power)을 도시한다. 예를 들어, 플라즈마 생성기는 이중 주파수 플라즈마 생성기(dual frequency plasma generator)일 수 있다.
이중 주파수 플라즈마 생성기는, 제1 주파수의 전기장을 사용하여, 플라즈마를 생성할 수 있다. 예를 들어, 반응 챔버 내로 제1 주파수의 전기장이 인가되는 경우, 반응 챔버 내로 제공된 탄소 전구체 및 산소 가스의 일부는 라디칼화될 수 있다. 몇몇 실시예에서, 제1 주파수는 고-주파수일 수 있다.
이중 주파수 플라즈마 생성기는 제1 주파수 보다 작은 제2 주파수의 전기장을 발생시켜, 라디칼화된 전구체가 기판 등에 증착되는 것을 촉진시킬 수 있다. 예를 들어, 제2 주파수의 전기장이 제공되는 경우, 라디칼화된 전구체 등의 운동 에너지가 증가되어, 증착율(deposition rate)이 높아질 수 있다. 증착율은, 단위 시간 동안의, 챔버 내로 제공되는 탄소 전구체 및 산소 가스의 양에 대한, 층간 절연막이 증착된 높이를 의미할 수 있다. 몇몇 실시예에서, 제2 주파수는 저-주파수일 수 있다.
이중 주파수 플라즈마 생성기는 제1 주파수 또는 고-주파수 전기장을 만들기 위한 고-주파수 전력(HF Power)과 제2 주파수 또는 저-주파수의 전기장을 만들기 위한 저-주파수 전력(LF Power)을 조절할 수 있다. 예를 들어, 이중 주파수 플라즈마 생성기는 저-주파수 전력에 대한 고-주파수 비율(HF Power/LF Power Ratio)을 조절하여, 제1 내지 제4 층간 절연막(110, 120, 130, 140)이 증착율(deposition rate)이 조절될 수 있다.
본 발명의 몇몇 실시예에서, 이중 주파수 플라즈마 생성기의 무선 주파수 전력(RF Power)은 저-주파수 전력과 고-주파수 전력을 합친 값일 수 있다. 설명의 편의상, 도 3에서는, t0부터 t6까지의 구간에서, 무선 주파수 전력만을 도시하였으며, 각각의 구간에서 저-주파수 전력에 대한 고-주파수 비율(HF Power/LF Power Ratio)은 변경될 수 있다.
도 3을 참조하면, t0부터 t1까지의 구간에서, 반응 챔버 내로 제1 전구체 비율(r1)의 탄소 전구체와 산소 가스(O2)를 제공하는 제1 공정이 수행된다. 예를 들어, 전구체 제공기는 제1 전구체 비율(r1)의 탄소 전구체와 산소 가스를 반응 챔버 내로 제공할 수 있다. 이때, 전구체 비율은 산소 가스의 분자 수에 대한 탄소 전구체의 분자 수를 의미할 수 있다. 본 발명의 몇몇 실시예에서, 탄소 전구체는 OMCTs(Octa-methyl-cyclotetrasioxane)일 수 있다. 구체적으로 예를 들어, 제1 공정에서 제공되는 제1 전구체 비율(r1)은 0.5 이상 0.7 이하일 수 있다. 그러나, 본 발명은 이에 제한되지 않는다.
제1 공정에 의해 제공되는 탄소 전구체와 산소 가스는, 플라즈마 생성기에 의해 라디칼화될 수 있다. 라디칼화된 탄소 전구체와 산소 가스는, 플라즈마 생성기에 의해 조절되는 증착율로, 기판(100) 상에 증착될 수 있다. 따라서, 제1 공정에 의해, 제1 층간 절연막(110)이 형성될 수 있다.
예를 들어, 제1 공정에서, 플라즈마 생성기는 제1 무선 주파수 전력(P1)을 사용할 수 있다. 또한, 제1 공정에서, 저-주파수 전력에 대한 고-주파수 비율은 4 이상 5 이하일 수 있다. 그러나, 본 발명은 이에 제한되지 않는다.
제1 공정은, 반응 챔버 내로 제공되는 탄소 전구체의 비율과 조절함으로써, 제1 층간 절연막(110)에 포함되는 탄소의 제1 원자 비율을 조절할 수 있다. 또한, 제1 공정은, 이중 주파수 플라즈마 생성기의 고-주파수 전력과 저-주파수 전력을 조절함으로써, 제1 층간 절연막(110)의 증착율을 조절할 수 있다.
도 3을 참조하면, t1부터 t2까지의 구간에서, 반응 챔버 내로 제공되는 탄소 전구체 비율을 증가시키는 제2 공정이 수행된다. 제2 공정은, 탄소 전구체 비율을 증가시키는 램핑(ramping) 공정일 수 있다. 예를 들어, 제2 공정에 의해서, 반응 챔버 내로 제공되는 전구체 비율은 제1 비율(r1)로부터 제2 비율(r2)로 증가될 수 있다. 구체적으로 예를 들어, 전구체 제공기는 반응 챔버 내로 공급되는 탄소 전구체의 비율을 연속적으로 증가시킬 수 있다.
제2 공정에 의해 제공되는 탄소 전구체와 산소 가스는, 플라즈마 생성기에 의해 라디칼화될 수 있다. 라디칼화된 탄소 전구체와 산소 가스는, 플라즈마 생성기에 의해 조절되는 증착율로, 제1 층간 절연막(110) 상에 증착될 수 있다. 따라서, 제2 공정에 의해서, 제2 층간 절연막(120)이 형성될 수 있다. 예를 들어, 제2 공정에서, 플라즈마 생성기는 제2 무선 주파수 전력(P2)을 사용할 수 있다.
제2 층간 절연막(120)이 형성됨에 따라, 반응 챔버 내로 제공되는 탄소 전구체의 비율은 증가될 수 있다. 제1 층간 절연막(110)으로부터 멀어짐에 따라, 제2 층간 절연막(120)에 포함되는 탄소의 제2 원자 비율은 점점 증가될 수 있다. 예를 들어, 제2 층간 절연막(120)에 포함되는 탄소의 제 2 원자 비율은, 제1 층간 절연막(110)에 포함된 탄소의 제1 원자 비율로부터, 제3 층간 절연막(130)에 포함된 탄소의 제3 원자 비율까지 연속적으로 증가될 수 있다.
도 3을 참조하면, t2부터 t3까지의 구간에서, 반응 챔버 내로 제2 전구체 비율(r2)의 탄소 전구체와 산소 가스를 제공하는 제3 공정이 수행된다. 예를 들어, 전구체 제공기는 제2 전구체 비율(r2)의 탄소 전구체와 산소 가스를 반응 챔버 내로 제공할 수 있다. 구체적으로 예를 들어, 제3 공정에서 제공되는 제2 전구체 비율(r2)은 21 이상 23 이하일 수 있다. 그러나, 본 발명은 이에 제한되지 않는다.
제3 공정에 의해 제공되는 탄소 전구체와 산소 가스는, 플라즈마 생성기에 의해 라디칼화될 수 있다. 라디칼화된 탄소 전구체와 산소 가스는, 플라즈마 생성기에 의해 조절되는 증착율로, 제2 층간 절연막(120) 상에 증착될 수 있다. 따라서, 제3 공정에 의해, 제3 층간 절연막(130)이 형성될 수 있다.
예를 들어, 제3 공정에서, 플라즈마 생성기는 제2 무선 주파수 전력(P2)을 사용할 수 있다. 또한, 제2 공정에서, 저-주파수 전력에 대한 고-주파수 비율은 8.3 이상 9.2 이하일 수 있다. 그러나, 본 발명은 이에 제한되지 않는다.
이처럼, 제3 공정에서 반응 챔버 내로 제공되는 탄소 전구체의 제2 비율(r2)이, 제1 비율(r1)보다 높을 수 있다. 따라서, 제3 층간 절연막(130)에 포함된 탄소의 제3 원자 비율은, 제1 원자 비율보다, 높을 수 있다.
도 3을 참조하면, t3부터 t5까지의 구간에서, 반응 챔버 내로 탄소 전구체와 산소 가스를 제공하지 않는 제4 공정이 수행된다. 예를 들어, 전구체 제공기는 제4 공정에서, 탄소 전구체와 산소 가스를 반응 챔버 내로 주입하지 않을 수 있다. 전구체 제공부는, 반응 챔버 외부에 연결된 바이패스 라인 등을 통해, 탄소 전구체와 산소 가스를 바이패스시킬 수 있다. 또한, 전구체 제공기는, 제4 공정이 수행됨에 따라, 바이패스 라인 등을 통해 바이패스되는, 탄소 전구체와 산소 가스의 전구체 비율을 감소시킬 수 있다. 예를 들어, 전구체 제공부는, 제4 공정을 수행함에 따라, 바이패스 라인 등을 통해 바이패스되는, 전구체 비율을 제2 전구체 비율(r2)로부터 제3 전구체 비율(r3)로 감소시킬 수 있다. 따라서, 이하에서 설명될, 제5 공정에서, 반응 챔버 내로 제공되는 탄소 전구체와 산소 가스의 제3 전구체 비율(r3)은, 제2 전구체 비율(r2)로부터 불연속적일 수 있다.
제4 공정에서, 탄소 전구체와 산소 가스는 반응 챔버 내로 제공되지 않기 때문에, 반응 챔버 내에 새로운 라디칼이 생성되지 않을 수 있다.
예를 들어, t3시점에서, 제1 내지 제3 공정에 의해, 라디칼화된 탄소 전구체와 산소 가스는 반응 챔버 내에 남아있을 수 있다.
또한, t3부터 t4까지의 구간에서, 반응 챔버 내에 남아있는 탄소 라디칼화된 탄소 전구체와 산소 가스는, 제3 층간 절연막(130)의 일부로서, 증착될 수 있다. 플라즈마 생성기는, 반응 챔버 내에 존재하는 라디칼화된 탄소 전구체와 산소 가스를 증착시키기 위해, 제3 무선 주파수 전력(P3)을 사용할 수 있다. 구체적으로 예를 들어, 플라즈마 생성기는 저-주파수 전력에 의한 저-주파수 전기장만을 발생시켜, 반응 챔버 내의 라디칼화된 탄소 전구체와 산소 가스 중 일부의 증착을 도울 수 있다.
또한, t4부터 t5까지의 구간에서, 플라즈마 생성기는 전기장을 생성하지 않을 수 있다. 예를 들어, 플라즈마 생성기는 기초 무선 주파수 전력(P0)을 사용할 수 있다. 기초 무선 주파수 전력(P0)는 0일 수 있다.
이처럼, t4부터 t5까지의 구간에서는, 제3 층간 절연막(130)이 형성되지 않을 수 있다. 즉, t4부터 t5까지의 구간은, 제3 층간 절연막(130) 형성 공정과 제4 층간 절연막 형성 공정 사이의 휴지기일 수 있다.
도 3을 참조하면, t5부터 t6까지의 구간에서, 반응 챔버 내로 제3 전구체 비율(r3)의 탄소 전구체와 산소 가스를 제공하는 제5 공정이 수행된다. 예를 들어, 전구체 제공기는 제3 전구체 비율(r3)의 탄소 전구체와 산소 가스를 반응 챔버 내로 제공할 수 있다. 구체적으로 예를 들어, 제1 공정에서 제공되는 제3 전구체 비율(r3)은 4.4 이상 5.4 이하일 수 있으나, 본 발명은 이에 제한되지 않는다.
제5 공정에 의해 제공되는 탄소 전구체와 산소 가스는, 플라즈마 생성기에 의해 라디칼화될 수 있다. 또한, 라디칼화된 탄소 전구체와 산소 가스는, 플라즈마 생성기에 의해 조절되는 증착율로, 제3 층간 절연막(130) 상에 증착될 수 있다. 따라서, 제 5 공정에 의해, 제4 층간 절연막(140)이 형성될 수 있다.
예를 들어, 제5 공정에서, 플라즈마 생성기는 제4 무선 주파수 전력(P4)을 사용할 수 있다. 구체적으로 예를 들어, 제2 공정에서, 저-주파수 전력에 대한 고-주파수 비율은 4.4 이상 5.4 이하일 수 있다. 그러나, 본 발명은 이에 제한되지 않는다.
이처럼, 제5 공정에서 반응 챔버 내로 제공되는 탄소 전구체의 제3 비율(r3)이, 제1 비율(r1)보다 높고, 제2 비율(r2)보다 낮기 때문에, 제4 층간 절연막(140)에 포함된 탄소의 제4 원자 비율은, 제1 원자 비율보다 높고, 제3 원자 비율보다 낮을 수 있다.
본 발명에 따른 몇몇 실시예에 따르면, 제1 내지 제5 공정은, 반응 챔버 내로 제공되는 탄소 전구체의 비율(즉, 산소 가스에 대한 탄소 전구체의 비율)과 이중 주파수 플라즈마 생성기의 전력 비율(즉, 저-주파수 전력에 대한 고-주파수 전력의 비율)을 조절함으로써, 제1 내지 제4 층간 절연막(110, 120, 130, 140)의 산포를 개선할 수 있다. 제1 내지 제4 층간 절연막(110, 120, 130, 140)의 두께는, 기판(100)의 상면으로부터 제4 층간 절연막(140)의 상면까지의 높이를 의미할 수 있다. 예를 들어, 제1 내지 제4 층간 절연막(110, 120, 130, 140)의 산포는, 제1 내지 제4 층간 절연막(110, 120, 130, 140)의 최대 두께와 최소 두께의 차이를, 제1 내지 제4 층간 절연막(110, 120, 130, 140)의 평균 두께로 나눈 값으로 정의 될 수 있다. 구체적으로 예를 들어, 제1 내지 제4 층간 절연막(110, 120, 130, 140)은 2.8% 이상 4.0% 이하의 산포를 가질 수 있다. 그러나, 본 발명은 이에 제한되지 않는다.
본 발명에 따른 몇몇 실시예에 따르면, 제1 내지 제4 층간 절연막(110, 120, 130, 140)을 형성하기 위한, 제1 내지 제5 공정은 인-시츄(in-situ)로 진행될 수 있다. 다르게 설명하면, 제1 내지 제5 공정은 동일한 반응 챔버 내에서 연속적으로 진행될 수 있다.
이하에서, 도 4 내지 도 6을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법 중 식각 공정에 대해 설명한다. 도 4 내지 도 6은 본 발명의 몇몇 실시예들에 따른 반도체 소자 제조 방법 중 식각 공정을 설명하기 위한 도면이다.
도 4를 참조하면, 제4 층간 절연막(140)의 일부를 제거하여, 제3 층간 절연막(130)의 일부를 노출시키는 마스크 패턴(142)을 형성할 수 있다. 예를 들어, 마스크 패턴(142)은 제3 층간 절연막(130)의 일부를 노출 시키는 개구부(144)를 포함할 수 있다. 마스크 패턴(142)은, 제4 층간 절연막(140)의 나머지 일부를 포함할 수 있다. 예를 들어, 제4 층간 절연막(140)의 일부는 포토 리소그래피 등의 공정에 의해 제거될 수 있다.
도 5를 참조하면, 제2 층간 절연막(120)의 일부 및 제3 층간 절연막(130)의 일부를 제거하여, 제2 층간 절연 패턴(122a) 및 제3 층간 절연 패턴(132)이 형성될 수 있다. 제2 층간 절연 패턴(122a) 및 제3 층간 절연 패턴(132)은 비아 트렌치의 일부를 둘러쌀 수 있다. 예를 들어, 제2 층간 절연막(120)의 일부 및 제3 층간 절연막(130)의 일부는 건식 식각 또는 습식 식각을 사용하여, 식각될 수 있다. 일 예로, 제2 층간 절연막(120)은, 제3 층간 절연막(130)의 식각 비(etching ratio)와 유사한 식각 비를 갖는, 상부 및, 제1 층간 절연막(110)의 식각 비 유사한 식각 비를 갖는, 하부를 포함할 수 있다. 예를 들어, 제2 층간 절연막(120)의 상부는, 제3 층간 절연막(130)과 함께 식각될 수 있다.
도 6을 참조하면, 제1 층간 절연막(110) 및 제2 층간 절연막(120)의 일부를 제거하여, 제1 층간 절연 패턴(112) 및 제2 층간 절연 패턴(122)이 형성될 수 있다. 예를 들어, 제2 층간 절연막(120)의 하부는, 제1 층간 절연막(110)과 함께 식각될 수 있다. 제1 층간 절연 패턴(112) 및 제2 층간 절연 패턴(122)은 비아 트렌치(T1)의 일부를 둘러쌀 수 있다. 즉, 비아 트렌치(T1)는 제1 층간 절연 패턴(112), 제2 층간 절연 패턴(122), 제3 층간 절연 패턴(132), 및 마스크 패턴(142)으로 둘러싸일 수 있다.
본 발명에 따른 몇몇 실시예에 따른 반도체 장치 제조 방법은, 비아 트렌치(T1)의 측벽에 킹크가 발생되는 것을 방지하거나 감소시킬 수 있다. 킹크는 트렌치(T1)의 측벽 중 일부가 비아 트렌치(T1)의 외부 방향으로 휘어진 형상을 의미할 수 있다. 본 발명의 몇몇 실시예에서, 킹크의 크기는 비아 트렌치(T1)의 입구에서의 양 측벽 사이의 거리(W1)와 비아 트렌치(T1)의 양 측벽 사이의 거리 중 가장 큰 거리(W2)의 차이 값을 2로 나눈 값((W2-W1)/2)으로 정의될 수 있다.
킹크가 발생되는 경우, 이후 도 7을 참조하여 설명될 제1 금속막(210)을 형성하는 과정에서, 보이드가 형성될 수 있다. 예를 들어, 스퍼터링 되는 금속 입자는, 비아 트렌치(T1) 측벽에 형성된 킹크를 완전히 메꾸지 못할 수 있다. 따라서, 비아 트렌치(T1)의 측벽과, 제1 금속막(210) 사이에 보이드가 형성될 수 있다. 보이드가 형성되는 경우, 전체 반도체 장치의 수명에 큰 영향을 줄 수 있다.
하지만, 본 발명에 따른 반도체 장치의 제조 방법은, 제3 층간 절연막(130)과 유사한 식각 비(또는, RI 값)를 갖는 제4 층간 절연막(140)을 마스크로 사용함으로써, 킹크가 발생되는 것을 방지 또는 감소시킬 수 있다. 예를 들어, 제3 층간 절연막(130)에 발생되는 킹크의 크기는 0.3nm 이하일 수 있다. 구체적으로 예를 들어, 본 발명의 몇몇 실시예에 따른, 제3 층간 절연막(130)에 발생되는 킹크의 크기는 0.28nm 이하일 수 있다.
이하에서, 본원의 도 7 내지 10을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법 중 비아 형성 공정에 대해 설명한다.
도 7은 물리적 기상 증착 공정(PVD)을 사용하여, 제1 금속막을 형성하는 공정을 설명하기 위한 도면이다. 도 8는 도 7의 A영역의 확대도이다. 도 9는 비아 트렌치 내에 제2 금속층을 형성하는 공정을 설명하기 위한 도면이다. 도 10은 화학적 물리적 연마법(CMP)을 사용하여, 금속간 절연층을 형성하는 공정을 설명하기 위한 도면이다.
도 7을 참조하면, 비아 트렌치(T1) 상에 제1 금속막(210)이 형성된다. 예를 들어, 제1 금속막(210)은 물리적 기상 증착 공정(PVD) 등에 의해 비아 트렌치(T1) 상에 형성될 수 있다. 구체적으로 예를 들어, 제1 금속막(210)은 물리적 스퍼터링 기법에 의해 비아 트렌치(T1) 상에 형성될 수 있다. 제1 금속막(210)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 금속막(210)은 TiN 또는 TaN을 포함할 수 있다.
도 8을 참조하면, 제1 금속막(210)을 형성하는 과정에서, 도전성 물질의 일부는 제4 층간 절연막(140)을 침투(penetration)할 수 있다. 제4 층간 절연막(140)은 상면에서부터 멀어질수록 감소되는 농도의 도전성 물질을 포함할 수 있다. 도전성 물질의 침투 정도는, 도전성 물질의 농도가 침투 깊이로 정의될 수 있다. 침투 깊이는 임계 농도 이상인 구역의 깊이를 의미할 수 있다. 도전성 물질의 침투 정도는 복수의 침투 깊이들(D1, D2, 또는 D3)에 기초하여 측정될 수 있다. 예를 들어, 도전성 물질의 침투 정도는 침투 깊이들의 평균값에 의해 측정될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 제4 층간 절연막(140)은 제3 층간 절연막(130)보다 낮은 탄소 농도를 가질 수 있다. 제4 층간 절연막(140)은 제3 층간 절연막(130)에 비해 조밀한 구조를 가질 수 있다. 제4 층간 절연막(140)은 제3 층간 절연막(130)에 비해, 제1 금속막(210) 형성 과정에서 스퍼터링되는 도전성 물질 입자들이 침투되는 것을 방지하거나 감소시킬 수 있다.
일 예로, 제4 층간 절연막(140)을 마스크 패턴(142)로 사용하지 않은 경우, 제3 층간 절연막(130)에 침투되는 TiN의 깊이는 66 Å 일 수 있다. 반면에, 본 발명의 몇몇 실시예에 따라, 제4 층간 절연막(140)을 마스크 패턴(142)으로 사용한 경우, 제4 층간 절연막(140)에 침투되는 TiN의 침투 깊이는 37 Å 일 수 있다. 즉, 본 발명의 몇몇 실시예에 따라, 제4 층간 절연막(140)을 마스크 패턴(142)으로 사용함으로써, TiN의 침투되는 깊이는 56% 이하로 감소될 수 있다.
다른 예로, 제4 층간 절연막(140)을 마스크 패턴(142)으로 사용하지 않은 경우, 제3 층간 절연막(130)에 침투되는 TaN의 깊이는 3.4nm 일 수 있다. 반면에, 본 발명의 몇몇 실시예에 따라, 제4 층간 절연막(140)을 마스크 패턴(142)으로 사용한 경우, 제4 층간 절연막(140)에 침투되는 TaN의 침투 깊이는 2.6Å 일 수 있다. 즉, 본 발명의 몇몇 실시예에 따라, 제4 층간 절연막(140)을 마스크 패턴(142)으로 사용함으로써, TiN의 침투되는 깊이는 76% 이하로 감소될 수 있다.
도 9를 참조하면, 제4 층간 절연막(140)의 상부를 따라, 그리고, 비아 트렌치(T1) 내부를 채우는 제2 금속층(220)이 형성된다. 예를 들어, 제2 금속층(220)은 비아 트렌치(T1) 내부에서 제1 금속막(210) 사이의 공간을 채울 수 있다. 제2 금속층(220)은 도전성 물질을 포함할 수 있다. 예를 들어, 제2 금속층(220)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co) 및 이들의 조합을 포함할 수 있다.
도 10을 참조하면, 마스크 패턴(142), 제3 층간 절연 패턴(132)의 일부, 제1 금속막(210)의 일부, 및 제2 금속층(220)의 일부는 화학적 기계적 연마(CMP) 공정에 의해 제거될 수 있다.
이처럼, 마스크 패턴(142)이 CMP 공정에서 제거되기 때문에, 제4 층간 절연막(140)은 제3 층간 절연막(130)과 연속적으로 형성되지 않을 수 있다. 따라서, 제3 층간 절연막(130)과 제4 층간 절연막(140) 사이에 전이 층 또는 전이 절연막이 형성되지 않는다. 따라서, 최종 금속간 절연층의 높이는 작아 질 수 있다. 금속간 절연층은, 도 10에서와 같은 CMP 공정 이후, 비아를 감싸는 절연층을 의미할 수 있다. 즉, 금속간 절연층은 제1 층간 절연 패턴(112), 제2 층간 절연 패턴(122), 및 제3 층간 절연 패턴(132)의 일부를 포함할 수 있다. 금속간 절연층의 높이는 기판의 상면으로부터, CMP 공정 이후의, 제3 층간 절연 패턴(132)의 상면까지의 높이를 의미할 수 있다. 일 예로, 금속간 절연층의 높이는 1000Å 이하일 수 있다. 다른 예로, 금속간 절연층의 높이는 500Å 이하일 수 있다. 그러나, 본 발명은 이에 제한되지 않는다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
105: 하부 패턴
110, 120, 130, 140: 제1 내지 제4 층간 절연막
112, 122, 132: 제1 내지 제3 층간 절연 패턴
144: 마스크 패턴
210: 제1 금속막
220: 제2 금속층
T1: 비아 트렌치

Claims (10)

  1. 기판 상에, 제1 원자 비율의 탄소를 포함하는 제1 층간 절연막을 형성하고,
    상기 제1 층간 절연막 상에, 상기 제1 원자 비율보다 큰, 제2 원자 비율의 탄소를 포함하는 제2 층간 절연막을 형성하고,
    상기 제2 층간 절연막 상에, 상기 제1 원자 비율보다 크고 상기 제2 원자 비율보다 작은, 제3 원자 비율의 탄소를 포함하는 제3 층간 절연막을 형성하고,
    상기 제3 층간 절연막의 일부를 제거하여, 상기 제2 층간 절연막의 일부를 노출시키는 마스크 패턴을 형성하고,
    상기 마스크 패턴을 이용하여, 상기 제1 층간 절연막 및 상기 제2 층간 절연막을 관통하는 비아 트렌치를 형성하고,
    상기 비아 트렌치를 채우는 비아를 형성하는 것을 포함하고,
    상기 제2 층간 절연막과 상기 제3 층간 절연막을 형성하는 것은 휴지기에 의해 분리되어, 상기 제2 층간 절연막과 상기 제3 층간 절연막 사이에서 불연속적인 경계가 형성되는, 반도체 장치 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 원자 비율은 0% 이상 2% 이하이고,
    상기 제2 원자 비율은 15% 이상 17% 이하이고,
    상기 제3 원자 비율은 10% 이상 12% 이하인, 반도체 장치 제조 방법.
  3. 삭제
  4. 삭제
  5. 제1 항에 있어서,
    상기 제1 층간 절연막을 형성 공정에서, 저주파 전력에 대한 고주파 전력의 비가 제1 비율값을 가지는, 이중 주파수 플라즈마 생성기(dual frequency plasma generator)를 사용하는, 반도체 장치 제조 방법.
  6. 제5 항에 있어서,
    상기 제2 층간 절연막을 형성 공정에서, 저주파 전력에 대한 고주파 전력의 비가 상기 제1 비율값보다 큰 제2 비율값을 가지는, 이중 주파수 플라즈마 생성기를 사용하는, 반도체 장치 제조 방법.
  7. 제6 항에 있어서,
    상기 제3 층간 절연막을 형성 공정에서, 저주파 전력에 대한 고주파 전력의 비가 상기 제2 비율값보다 작은 제3 비율값을 가지는, 이중 주파수 플라즈마 생성기를 사용하는, 반도체 장치 제조 방법.
  8. 제1 항에 있어서,
    상기 제1 내지 제3 층간 절연막을 형성하는 공정은 인-시츄(in-situ)로 진행되는, 반도체 장치 제조 방법.
  9. 제1 항에 있어서,
    상기 비아를 형성하는 것은,
    상기 비아 트렌치 상의 일부 영역에 TiN 또는 TaN을 포함하는 제1 금속막을 형성하고,
    상기 비아 트렌치 상의 나머지 영역에 제2 금속층을 형성하는 것을 포함하는, 반도체 장치 제조 방법.
  10. 제1 항에 있어서,
    상기 제1 층간 절연막과 제2 층간 절연막 사이에 제4 층간 절연막을 형성하는 것을 더 포함하고,
    상기 제4 층간 절연막에 포함된 탄소의 비율은 상기 제1 원자 비율부터 상기 제2 원자 비율까지 연속적으로 변화하는, 반도체 장치 제조 방법.
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