CN102147653A - 数据处理装置及其控制方法 - Google Patents

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Abstract

本发明提供一种数据处理装置及其控制方法。所述数据处理装置包括：多个处理单元，其适于根据输入的操作时钟处理数据；以及控制单元，其适于在向所述多个处理单元提供相同频率的操作时钟的情况下测量所述多个处理单元的响应时间，并控制要提供给所述多个处理单元中的至少一个的操作时钟的频率，使得所测量的多个响应时间变得相互更接近。

Description

数据处理装置及其控制方法
技术领域
本发明涉及一种数据处理装置及其控制方法，尤其涉及一种在抑制多核处理的处理响应性能降低的同时减少电力消耗的技术。
背景技术
如日本特开2006-285719号公报所描述的，在具有多个处理执行模块的环型总线连接***中，各个处理执行模块包括本地存储器(local memory)，以避免发生对所述存储器的访问等待状态。通过该配置，能够以小的电力消耗有效地执行数据处理。
然而，在日本特开2006-285719号公报的配置中，当在处理执行模块之间产生处理响应时间差时，具有较短处理响应时间的模块比具有较长处理响应时间的模块更早地完成处理。在这种情况下，例如，在空闲时间产生的泄漏电流造成无谓的电力消耗。此外，在日本特开2006-285719号公报的配置中，为了实现进一步地减少电力消耗，不得不降低整个***的操作频率。然而，当整个***的操作频率降低时，整个***的性能也被降低。
发明内容
考虑上述问题而作出本发明，本发明的目的在于提供一种在抑制数据处理电路的多核处理性能降低的同时减少电力消耗的技术。
根据本发明的一个方面，提供一种数据处理装置，该数据处理装置包括：多个处理单元，其适于根据输入的操作时钟来处理数据；以及控制单元，其适于在向所述多个处理单元提供相同频率的操作时钟的情况下测量所述多个处理单元的响应时间，并控制要提供给所述多个处理单元中的至少一个处理单元的操作时钟的频率，使得所测量的多个响应时间变得相互更接近。
根据本发明的另一方面，提供一种数据处理装置，在所述数据处理装置中按照预先设定的顺序执行数据处理的多个数据处理模块以环形连接，所述数据处理装置包括：测量单元，其适于针对所述多个数据处理模块中的各个测量所述数据处理的响应时间；计算单元，其适于针对所述多个数据处理模块中的各个计算频率对响应时间比率，所述频率对响应时间比率为关注数据处理模块的操作频率对所测量的响应时间的比率；以及控制单元，其适于基于所计算出的频率对响应时间比率来控制所述多个数据处理模块的操作频率；其中，所述控制单元控制所述多个数据处理模块中其他数据处理模块的操作频率，使得其他数据处理模块的频率对响应时间比率变得更接近与测量出的最大响应时间相对应的数据处理模块的所述频率对响应时间比率。
根据本发明的另一方面，提供一种数据处理装置的控制方法，在所述数据处理装置中按照预先设定的顺序执行数据处理的多个数据处理模块以环形连接，所述控制方法包括：测量步骤，控制测量单元针对所述多个数据处理模块中的各个测量所述数据处理的响应时间；计算步骤，控制计算单元针对所述多个数据处理模块中的各个计算频率对响应时间比率，所述频率对响应时间比率为关注数据处理模块的操作频率对所测量的响应时间的比率；以及控制步骤，控制控制单元以基于所计算出的频率对响应时间比率来控制所述多个数据处理模块的操作频率；其中，在所述控制步骤中，控制所述多个数据处理模块中其他数据处理模块的操作频率，使得其他数据处理模块的频率对响应时间比率变得更接近与测量出的最大响应时间相对应的数据处理模块的所述频率对响应时间比率。
根据以下参照附图对示例性实施例的描述，本发明的其他特征将变得清楚。
附图说明
图1是示出数据处理子***的配置的框图；
图2是示出用于提供最佳频率的基本处理序列的流程图；
图3是示出当发生了保留状态时的处理序列的流程图；以及
图4是示出根据第四实施例的当发生了保留状态时的处理序列的流程图。
具体实施方式
以下，将参照附图详细描述本发明的实施例。
<第一实施例>
(数据处理子***)
首先将给出与根据本实施例的数据处理子***的各个组件、与***设备组件的相互关系以及数据处理序列相关的基本说明。图1是示出根据本实施例的作为数据处理装置的数据处理子***1的配置的框图。
数据处理子***1包括通信路径10、通信处理器101、102、103和104、数据处理器(数据处理模块)111至114、响应时间测量单元121至124以及响应时间控制器131。如图1所示，在数据处理子***1中，按预先设定的顺序执行数据处理的多个数据处理器连接到通信处理器101至104，所述通信处理器101至104被环形连接，以使相互之间具有一一对应关系。当多个数据处理器以预先设定的顺序执行数据处理时，数据处理子***1通过向各个数据处理器分配管线处理(pipeline processing)的各个阶段(stage)能够实现多核处理。
通信处理器101至104中的各个在通信路径10与数据处理器111至114中相对应的数据处理器之间执行信息的格式转换，并在通信路径10、其他通信处理器以及相对应的数据处理器之间交换信息。数据处理器111至114中的各个对接收的信息执行预定的数据处理，并将处理结果传送到通信处理器101至104中相对应的通信处理器。数据处理器111至114中的各个根据提供的操作时钟执行处理。
数据处理器112与相对应的通信处理器102交换数据。同样，数据处理器113和114分别与相对应的通信处理器103和104交换数据。请注意，作为与外部***之间的数据输入和输出终端的数据处理器111从数据处理子***1的外部接收数据，并在数据处理之后将数据传送到通信处理器101。此外，数据处理器111从通信处理器101接收数据，并在数据处理之后将数据输出到数据处理子***1的外部。
从数据处理器111输入的数据被传送到通信处理器101，并被转换为在通信路径10上流动的格式的信息。接着，转换后的信息被按照环形传送，如通信处理器101→102→103→104→101→...。在该处理中，数据被从通信处理器传送到数据处理器，并进行数据处理。处理后的数据被再次传送到通信处理器。按照该序列执行数据处理。通信处理器101至104中的各个具有FIFO配置的触发器(flip-flop)(未示出)，并且针对各个循环周期向箭头方向的通信处理器移动数据。因此，注意通信处理器101至104，它们用作环型移位寄存器。作为数据处理器111的转换格式的示例，可以将数据划分为各自具有预定数据大小的多个数据，或者可以将发送信息附加到数据上以对数据进行包格式化(packetize)。在后面的示例中，为了简化说明，使用将数据划分为各自具有固定长度的多个数据的示例来进行以下描述。
当数据被从通信处理器传送到数据处理器时，由于先前接收的数据的处理还在进行中，因此数据处理器可能无法接收下一个数据。此时数据处理器的状态被称为保留状态。
响应时间测量单元121测量自从数据处理器接收数据并开始数据处理的时刻到数据处理器完成数据处理的的时刻为止的时间作为响应时间。以这种方式，响应时间测量单元121测量数据处理器111的响应时间。同样，响应时间测量单元122、123和124分别测量相对应的数据处理器112、113和114的响应时间。
响应时间控制器131控制要提供给数据处理器111至114的操作频率，并获取数据处理器111至114的保留状态。此外，响应时间控制器131从响应时间测量单元121至124获取响应时间。
(操作频率控制)
下面将描述由响应时间控制器131对数据处理器111至114的操作频率控制。就在数据处理子***1启动之后，响应时间控制器131向数据处理器111至114提供相同的频率。在启动时共同提供给所有数据处理器111至114的频率被称为基准频率Fbase。因此，假定fn是要提供给数据处理器n(111≤n≤114)的单个频率，则就在数据处理***1启动之后fn＝Fbase。
响应时间测量单元121至124分别计算在这种状态下数据处理器111至114的响应时间rn(111≤n≤114)，并将其传送到响应时间控制器131。在这种情况下，假定响应时间针对各个数据处理器变化，数据处理器111的响应时间r111＝R，数据处理器112的响应时间r112＝R，数据处理器113的响应时间r113＝2R，数据处理器114的响应时间r114＝4R。
响应时间控制器131针对各个数据处理器计算频率对响应时间的比率fn/rn，从这些比率中得出最小比率fn/rn(以下称为最小频率对响应时间比率(f/r)min)。在本实施例的情况下，f111/r111＝Fbase/R，f112/r112＝Fbase/R，f113/r113＝Fbase/2R，f114/r114＝Fbase/4R。因此，(f/r)min＝f114/r114＝Fbase/4R。
接着，响应时间控制器131针对(f/r)min以外的各个比率fn/rn计算最佳频率fn’，以使得通过减小fn的值，频率对响应时间的比率成为最小频率对响应时间比率的邻近值(如fn′/rn≈(f/r)min)。接着，响应时间控制器131再次提供最佳频率fn’作为各个数据处理器的操作频率。在本实施例中，响应时间控制器131向数据处理器111提供f111’＝Fbase/4，向数据处理器112提供f112’＝Fbase/4，向数据处理器113提供f113’＝Fbase/2。
(基本处理)
下面将参照图2描述从当本实施例的数据处理子***中的响应时间控制器131设置基准频率Fbase时到重设各个最佳频率fn’为止的基本处理的序列。图2是示出由响应时间控制器131和响应时间测量单元121至124进行的基本处理的序列的流程图。
在步骤S201中，响应时间控制器131将基准频率Fbase共同提供给数据处理器111至114。在步骤S202中，响应时间测量单元121至124计算数据处理器111至114的响应时间rn，并将它们传送到响应时间控制器131。
在步骤S203中，响应时间控制器131针对各个数据处理器111至114计算频率对响应时间的比率fn/rn。在步骤S204中，响应时间控制器131从所有比率fn/rn中得出最小比率(f/r)min。在步骤S205中，响应时间控制器131针对比率(f/r)min以外的比率fn/rn计算最佳频率fn’，以使得通过减小fn的值，各个频率对响应时间的比率成为最小频率对响应时间比率的邻近值(如fn′/rn≈(f/r)min)。此外，响应时间控制器131向数据处理器111至114提供计算出的频率fn’。由此，基本处理结束。
如上所述，根据本实施例，当各个处理执行模块具有处理响应时间差时，针对各个数据处理器计算频率对响应时间的比率成为最小值的邻近值的最佳频率fn’，并将其提供给各个数据处理器。即，当使用具有各种处理性能的多个数据处理模块执行管线处理时，与具有最低处理性能的数据处理模块的操作性能相对应地来减少其他数据处理模块的操作频率。为此，根据本实施例，能够在抑制管线处理电路的处理响应性能降低的同时，减少电力消耗。
<第二实施例>
下面描述当在以环形连接的数据处理器中的一个(在本实施例中为数据处理器113)中发生了保留状态时与响应时间控制器131中的频率控制相关联的另一实施例。请注意本实施例的***的基本配置与第一实施例中的相同，并且完成直到最佳频率fn’的设置的处理。
数据处理器113中发生的保留状态的信息被发送到响应时间控制器131。响应时间控制器131将数据处理器113的频率f113＝Fbase/2与Fbase进行比较。在上述示例中，由于f113＜Fbase，因此响应时间控制器131将Fbase临时提供给数据处理器113。
如上所述，在本实施例中，在数据处理模块的操作频率被控制的情况下，当在数据处理模块中的一个中发生保留状态时，将数据处理模块的操作频率控制为基准频率，直到保留状态被解除为止。为此，发生了保留状态的数据处理模块(数据处理器113)能够更快地执行数据处理，由此缩短保留状态。
在保留状态解除之后，响应时间控制器131向数据处理器113再次提供最佳频率f113＝Fbase/2。为此，与第一实施例相比，能够动态地抑制管线处理电路的处理响应性能降低。此外，同时，能够抑制位于发生了保留状态的处理模块的上游的处理模块的操作频率。以这种方式，能够抑制新保留状态的发生，并能够减少上游处理模块的电力消耗。当保留状态解除时，将抑制的操作频率恢复到原始操作频率。
<第三实施例>
下面将描述当在数据处理器114中发生了保留状态时与响应时间控制器131中的频率控制相关联的另一实施例。请注意，本实施例的***的基本配置与第一实施例的相同，并且完成直到最佳频率fn’的设置的处理。
数据处理器114中发生的保留状态的信息被发送到响应时间控制器131。响应时间控制器131将数据处理器114的频率f114＝Fbase与Fbase进行比较。由于f114＝Fbase，因此响应时间控制器131不再能够提高提供给数据处理器114的时钟。
在这种情况下，响应时间控制器131向数据处理器114(发生了保留状态的处理器)的上游的数据处理器(在本实施例中为数据处理器114以外的数据处理器)提供从它们的最佳频率fn’进一步降低频率的时钟。以这种方式，由于上游数据处理器的处理减慢，因此能够抑制数据处理器114中的新的保留状态的发生，并且尽管数据处理器114自身的处理速度保持不变，但是能够相对提高数据处理效率，由此缩短保留状态。在保留状态解除之后，响应时间控制器131再次向上游数据处理器(数据处理器114以外的数据处理器)提供最佳频率fn’。
图3是示出第二和第三实施例两者的处理的序列的流程图。为了方便起见，步骤S301作为子程序示出直到第一实施例中的最佳频率fn’的提供为止执行的处理。
响应时间控制器131在步骤S302中监视是否发生保留状态。如果在数据处理器中的一个中发生保留状态，则处理进入步骤S303。在步骤S303中，响应时间控制器131将提供给发生了保留状态的数据处理器的频率fn与Fbase进行比较。如果fn＜Fbase(步骤S303中的“是”)，则处理进入步骤S304；如果fn＝Fbase(步骤S303中的“否”)，则处理进入步骤S307。
在步骤S304中，响应时间控制器131向发生了保留状态的数据处理器提供Fbase。响应时间控制器131在步骤S305中监视发生了保留状态的数据处理器的保留状态是否解除。如果保留状态解除，则处理进入步骤S306。在步骤S306中，响应时间控制器131再次向发生了保留状态的数据处理器提供最佳频率fn’，由此结束流程图。
另一方面，在步骤S307中，响应时间控制器131向发生了保留状态的数据处理器的上游的各个数据处理器提供从它们的最佳频率fn’进一步降低的频率。响应时间控制器131在步骤S308中监视发生了保留状态的数据处理器的保留状态是否解除。如果保留状态解除，则处理进入步骤S309。在步骤S309中，响应时间控制器131再次向发生了保留状态的数据处理器的上游的各个数据处理器提供最佳频率fn’，由此结束流程图。
如上所述，在本实施例中，当控制数据处理模块的操作频率时，并且当在数据处理模块中的一个中发生了保留状态时，确定该数据处理模块的操作频率是否小于基准频率。如果操作频率小于基准频率，则如同第二实施例由于将关注数据处理模块的操作频率控制为基准频率直到保留状态被解除为止，因此能够缩短保留状态。另一方面，如果操作频率等于基准频率，则降低发生了保留状态的数据处理模块的上游的各个数据处理模块的操作频率。请注意，当不向发生了保留状态的数据处理模块的下游的数据处理模块输出数据时，除了上游数据处理模块以外，还可以降低各个下游数据处理模块的操作频率。在这种情况下，由于要降低操作频率的数据处理模块的数量增加，因此能够进一步减少电力消耗。
如上所述，根据本实施例，当在数据处理模块中发生了保留状态时，通过在缩短从保留状态恢复的时间的同时适应性地改变操作频率，能够减少电力消耗。
<第四实施例>
下面还描述当在数据处理器113中发生了保留状态时与响应时间控制器131的频率控制相关联的另一实施例。请注意，本实施例的***的基本配置与第一实施例的相同，并且完成直到最佳频率fn’的设置的处理。假定在本实施例中，不使用数据处理器112和114，并且不向这两个数据处理器112和114提供时钟(或电源电压)。
在数据处理器113中发生的保留状态的信息被发送到响应时间控制器131。响应时间控制器131用可操作的频率的上限Fmax替换基准频率Fbase。可操作的频率的上限Fmax是在芯片的出厂检验时基于芯片的温度或电力消耗、根据记载在例如ROM(未示出)中的值(表)或系数计算的。在本实施例中，如上所述，由于这两个数据处理器112和114未启动，并且芯片的电力消耗(温度)降低，因此可操作的频率的上限Fmax成为稍微大的值。
另一方面，响应时间控制器131向发生了保留状态的数据处理器113的上游的数据处理器(在本实施例中为数据处理器111，请注意，由于数据处理器112未启动，因此不向其提供时钟)临时提供从最佳频率fn’进一步降低频率的时钟。结果，由于上游数据处理器的处理减慢，因此能够抑制数据处理器113中的新的保留状态的发生，并且能够相对提高数据处理效率。在保留状态解除之后，响应时间控制器131再次向上游数据处理器(数据处理器111)提供最佳频率fn’，并将基准频率从Fmax恢复到Fbase。
图4是示出第四实施例的处理的序列的流程图。为了方便起见，步骤S401作为子程序示出直到第一实施例中的最佳频率fn’的提供为止执行的处理。
响应时间控制器131在步骤S402中监视在各个数据处理器中是否发生保留状态。如果发生了保留状态，则处理进入步骤S403。在步骤S403中，响应时间控制器131向发生了保留状态的数据处理器提供频率Fmax的时钟。另一方面，响应时间控制器131降低位于上游的数据处理器(在本实施例中为数据处理器111)的时钟频率(S404)。
响应时间控制器131在步骤S405中监视发生了保留状态的数据处理器的保留状态是否解除。如果保留状态解除，则处理进入步骤S406。在步骤S406中，响应时间控制器131再次提供原始最佳频率fn’作为发生了保留状态的数据处理器的时钟频率。此外，响应时间控制器131将上游数据处理器(在本实施例中为数据处理器111)的时钟频率恢复到原始频率(S407)。在恢复所有的频率之后，处理结束。
在本实施例中，当控制数据处理模块的操作频率时，并且当在数据处理模块中的一个中发生保留状态时，将数据处理模块的操作频率设置为可操作频率的上限Fmax。为此，能够进一步缩短保留状态。另一方面，降低发生了保留状态的数据处理器的上游的数据处理器的操作频率。这抑制新保留状态的发生，并减少上游处理模块的电力消耗。请注意，当不向发生了保留状态的数据处理模块的下游的数据处理模块输出数据时，除了上游数据处理模块以外，还可以降低各个下游数据处理模块的操作频率。在这种情况下，由于要降低操作频率的数据处理模块的数量增加，因此能够进一步减少电力消耗。
<其他实施例>
在上述实施例中，本发明在描述中使用环型管线处理电路。本发明可以应用于线型管线处理来代替环型处理，由此获得相同的效果。本发明不限于管线处理，它可以应用于将处理并列划分并在各个核中执行分布式处理的电路，由此获得相同的效果。以这种方式，本发明能够应用于具有输入/输出依赖性的多个核执行处理的情况。能够期待当将本发明应用于至少两个处理模块而不是所有处理模块时的效果。响应时间控制器131自身可以具有石英振荡器作为时钟发生器，或者可以是将外部输入的时钟原样或者在分频或乘n后提供给数据处理器的电路。作为选择，响应时间控制器131可以是以适当的比率对时钟进行抽取(decimate)的电路。
可以将最佳频率fn’的设置存储在响应时间控制器131或数据处理子***外部的存储设备中，并可以在第二次启动时反映所存储的设置。在这种情况下，该实施例仅被应用于数据处理子***执行相同处理的情况。在上述实施例的描述中，频率对响应时间的比率被控制得相互更接近。由于操作时钟和响应时间具有相关性，例如，可以通过降低操作时钟来控制响应时间使其更长。因此，通过降低要提供给多个处理模块中的至少一个的操作时钟的频率以使得测量的多个响应时间变得相互更接近来实现节电。
根据本发明，能够在抑制具有多核的数据处理电路的处理性能降低的同时，减少电力消耗。
本发明的各方面还能够通过读出并执行记录在存储设备上的用于执行上述实施例的功能的程序的***或装置的计算机(或诸如CPU或MPU的设备)、以及由***或装置的计算机例如读出并执行记录在存储设备上的用于执行上述实施例的功能的程序来执行步骤的方法来实现。鉴于此，例如经由网络或者从用作存储设备的各种类型的记录介质(例如计算机可读介质)向计算机提供程序。
虽然参照示例性实施例描述了本发明，但是应当理解，本发明不限于所公开的示例性实施例。应对所附权利要求的范围给予最宽的解释，以使其覆盖所有这种变型、等同结构和功能。

Claims (8)

1.一种数据处理装置，该数据处理装置包括：
多个处理单元，其适于根据输入的操作时钟来处理数据；以及
控制单元，其适于在向所述多个处理单元提供相同频率的操作时钟的情况下，测量所述多个处理单元的响应时间，并控制要提供给所述多个处理单元中的至少一个处理单元的操作时钟的频率，使得测量的多个响应时间变得相互更接近。
2.一种数据处理装置，在所述数据处理装置中按照预先设定的顺序执行数据处理的多个数据处理模块以环形连接，所述数据处理装置包括：
测量单元，其适于针对所述多个数据处理模块中的各个测量所述数据处理的响应时间；
计算单元，其适于针对所述多个数据处理模块中的各个计算频率对响应时间比率，所述频率对响应时间比率为关注数据处理模块的操作频率对所测量的响应时间的比率；以及
控制单元，其适于基于所计算出的频率对响应时间比率，控制所述多个数据处理模块的操作频率；
其中，所述控制单元控制所述多个数据处理模块中其他数据处理模块的操作频率，使得其他数据处理模块的频率对响应时间比率变得更接近与测量出的最大响应时间相对应的数据处理模块的所述频率对响应时间比率。
3.根据权利要求2所述的数据处理装置，其中，所述控制单元基于在所述多个数据处理模块全部以相同的基准频率进行操作时的所述频率对响应时间比率，控制所述多个数据处理模块的操作频率。
4.根据权利要求3所述的数据处理装置，其中，在所述多个数据处理模块以所控制的操作频率进行操作的情况下，当在所述多个数据处理模块中的一个数据处理模块中发生保留状态时，所述控制单元将该数据处理模块的操作频率控制为所述基准频率，直到所述保留状态被解除为止。
5.根据权利要求3所述的数据处理装置，其中，在所述多个数据处理模块以所控制的操作频率进行操作的情况下，当在所述多个数据处理模块中的一个数据处理模块中发生保留状态时，所述控制单元降低位于发生了所述保留状态的数据处理模块的上游的数据处理模块的操作频率，直到所述保留状态被解除为止。
6.根据权利要求3所述的数据处理装置，所述数据处理装置还包括：
决定单元，其适于在所述多个数据处理模块以所控制的操作频率进行操作的情况下，当在所述多个数据处理模块中的一个数据处理模块中发生保留状态时，决定发生了所述保留状态的数据处理模块的可操作频率的上限Fmax，
其中，所述控制单元将所述数据处理模块的操作频率控制为所述上限Fmax，直到所述保留状态被解除为止。
7.根据权利要求3所述的数据处理装置，所述数据处理装置还包括：
决定单元，其适于在所述多个数据处理模块以所控制的操作频率进行操作的情况下，当在所述多个数据处理模块中的一个数据处理模块中发生保留状态时，决定发生了所述保留状态的数据处理模块的可操作频率的上限Fmax，
其中，所述控制单元用所述上限Fmax替换所述基准频率，并且降低位于发生了所述保留状态的数据处理模块上游的数据处理模块的操作频率，直到所述保留状态被解除为止。
8.一种数据处理装置的控制方法，在所述数据处理装置中按照预先设定的顺序执行数据处理的多个数据处理模块以环形连接，所述控制方法包括：
测量步骤，控制测量单元针对所述多个数据处理模块中的各个测量所述数据处理的响应时间；
计算步骤，控制计算单元针对所述多个数据处理模块中的各个计算频率对响应时间比率，所述频率对响应时间比率为关注数据处理模块的操作频率对所测量的响应时间的比率；以及
控制步骤，控制控制单元以基于所计算出的频率对响应时间比率来控制所述多个数据处理模块的操作频率；
其中，在所述控制步骤中，控制所述多个数据处理模块中其他数据处理模块的操作频率，使得其他数据处理模块的频率对响应时间比率变得更接近与测量出的最大响应时间相对应的数据处理模块的所述频率对响应时间比率。
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PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

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