CN102130057A

CN102130057A - 制作互补金属氧化物半导体器件的方法和结构

Info

Publication number: CN102130057A
Application number: CN2010100228908A
Authority: CN
Inventors: 宁先捷
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2010-01-14
Filing date: 2010-01-14
Publication date: 2011-07-20
Anticipated expiration: 2030-01-14
Also published as: CN102130057B

Abstract

本发明公开了一种制作互补金属氧化物半导体器件的方法，制作出具有双衬里层以及双金属前介质层的互补金属氧化物半导体器件，优化了半导体器件的整体性能。本发明还提供了一种互补金属氧化物半导体器件，具有双衬里层以及双金属前介质层，改善载流子迁移率的效果明显。

Description

制作互补金属氧化物半导体器件的方法和结构

技术领域

本发明涉及半导体制造工艺，特别涉及具有双衬里层以及双金属前介质层(PMD)的CMOS(互补金属氧化物半导体)器件的方法和结构。

背景技术

热载流子是具有高能量、高漂移速度的载流子，它所表现出来的重要效应，即，热载流子效应，主要有两个方面。其一是非线性的速度-电场关系：Si中的载流子在高电场时即呈现出漂移速度饱和现象，这就是由于热载流子发射光学波声子(约0.05eV)的结果；GaAs中的电子当被电场“加热”到能量kTe达到0.21eV时(Te是所谓热载流子温度)，即从主能谷跃迁到次能谷，从而产生负阻现象。其二是碰撞电离效应：热电子与晶格碰撞、并打破价键，即把价电子激发到导带而产生电子-空穴对的一种作用，碰撞电离需要满足能量和动量守恒，所需要的能量Ei≈2 Eg/2，碰撞电离的程度可用所谓电离率α来表示，α与电场E有指数关系：α＝A exp(-Ei/kTe)＝A exp(-B/E)。

金属氧化物半导体场效应晶体管(MOSFET)器件中的热载流子效应由接近源/漏扩散区的沟道端部处的高电场引起。即，在经过高场区域时要求大能量的电子，可以由例如碰撞电离产生电子空穴对，从而通过经由栅氧化物向栅极材料层注入热载流子而导致高的栅极漏电和早期栅氧化物击穿。作为进一步的结果，在栅介质中也存在着净的负电荷密度。被俘获的电荷随时间累积，导致NMOS晶体管中的正阈值漂移，或PMOS晶体管中的负阈值漂移。

由于热电子比热空穴更容易迁移，因此热载流子效应在NMOS晶体管中比在PMOS晶体管中导致更大的阈值倾斜。虽然如此，如果PMOS晶体管的有效沟道长度小于例如0.8微米，PMOS晶体管仍将经历负阈值倾斜。目前的标准薄栅氧化物(例如大于1.5纳米)更易受热载流子退化影响，因为热载流子趋向于随时间在氧化物中累积。因而，对于专用于诸如输入/输出电路的集成电路的某些应用，在单个芯片上可以有一些器件相对于该芯片上的其它器件形成有较厚的栅氧化物(例如逻辑或模拟电路晶体管)。

已知减少热载流子退化效应的方法包括向栅氧化物中添加诸如氮、氟和氯的杂质。然而，由于杂质(如氮)趋向于在薄膜的表面局域化，添加杂质对较厚的栅氧化物效果比较不明显。而且，对栅氧化物的直接渗氮也可能伴随着不希望的效应，如电子迁移率的退化。

用于改善由热载流子效应引起的器件寿命的已经公开的另一种技术是使用氘退火。通过由氘置换标准界面钝化退火步骤中的氢，NMOS器件的寿命可以改善大约10～100倍。然而，必须在足够高的温度(例如500摄氏度以上)才能有效进行氘退火，这可能引起导致器件退化的掺杂剂去激活。

近来，已经引入了双衬里技术，以在P MOS器件中提供相对于NMOS器件不同的应力，从而改善CMOS器件中的热载流子效应。例如，在COMS器件的PMOS的上方形成第一氮氧化物衬里，而在CMOS器件的NMOS的上方形成第二氮氧化物衬里。更具体地，已经发现在PMOS沟道中的压应力的应用改善其中的载流子迁移率，而NMOS沟道中的张应力的应用改善其中的载流子迁迁移率。因而PMOS器件上方的第一氮化物衬里按照实现压应力的方式而形成，而NMOS器件上方的第二氮化物衬里按照实现张应力的方式形成。美国专利US7,288,451 B2公开了一种制作用于CMOS器件的双应力衬里的结构和方法。

传统的制作CMOS器件的方法如图1A至1H所示。

如图1A所示，提供一基底101，该基底101具有在其上形成并被浅沟槽102彼此隔开的一对示例性的CMOS器件，即PMOS器件103和NMOS器件104共同构成的CMOS器件。PMOS器件103的栅氧化层105A以及NMOS器件104的栅氧化层105B形成于基底101上，高k材料层106A和106B分别形成于栅氧化层105A以及栅氧化层105B之上，栅极材料层107A以及107B分别形成于高k材料层106A和106B之上，栅极材料层可以是但不限于为多晶硅。进行浅注入工艺之后，在栅极材料层107A以及107B侧壁分别形成间隙壁绝缘层109A、109A’、109B、109B’以及间隙壁110A、110A’、110B、110B’。接着进行离子注入工艺，分别形成PMOS器件103的源/漏极111A、111A’以及NMOS器件104的源/漏极111B、111B’，并对PMOS器件103的源/漏极111A、111A’进行相应地硅化工艺。

如图1B所示，在整个结构上方形成张应力氮化物层113，所述张应力氮化物例如采用BTBAS(双特丁基氨硅烷)前体沉积的Si₃N₄，厚度可以为500～1000埃。

如图1C所示，在张应力氮化物层113上方形成厚氧化物层114，厚度至少为1000埃，优选为5000埃。在厚氧化物层114上面涂敷一层光刻胶层115以覆盖NMOS器件104区(即露出PMOS器件103区)。

如图1D所示，以厚氧化物层114为刻蚀阻挡层，可采用反应离子刻蚀(RIE)，去除PMOS器件103区上方露出的一部分厚氧化物层114以及张应力氮化物层113。

如图1E所示，去除光刻胶层115，然后在整个结构上方形成压应力氮化物层116，可通过在大约200～500摄氏度下高密度等离子体(HDP)沉积或者等离子体增强化学气相沉积(PECVD)，以例如SiH₄、NH₂、N₂的混合气体作为源气体来形成压应力氮化物层116。

如图1F所示，在整个结构上方形成氧化物层117，其厚度可以为50～100埃。

如图1G所示，在氧化物层117上方涂敷一层光刻胶层118，以覆盖PMOS器件103区。接着，先通过反应离子刻蚀方法去除覆盖在NMOS器件104区上方的氧化物层117，然后采用各向同性地刻蚀，以厚氧化物层114为刻蚀停止层去除覆盖在NMOS器件104区上面的压应力氮化物层116。

如图1H所示，以灰化方式去除光刻胶层118，接着采用反应离子刻蚀法去除剩余的氧化物层117以及剩余的厚氧化物层114。接下来进行后续的CMOS工艺。

通过上述工艺步骤可以看到，在CMOS器件的不同区域沉积了作为衬里层的张应力氮化物层以及压应力氮化物层。对于这种采用双衬里层的CMOS器件，常规的方法是采用独立的光刻图案化步骤形成两种不同的氮化物。即，例如在PMOS和NMOS器件上方形成第一类型的氮化物衬里层，例如张应力氮化物层，随后在PMOS器件上方的第一类型的氮化物衬里层的一部分被图案化和去除。在可选的氧化物层形成之后，在两个区域上方形成第二氮化物衬里，例如压应力氮化物层，使用第二图案化步骤随后去除NMOS器件上方的第二氮化物衬里部分。一般情况下，两种不同的氮化物层之间要沉积一层氧化层，而对该层氧化层刻蚀时，通常用到的是反应离子刻蚀，而反应离子刻蚀技术会增加制作的成本。并且，在后续的工艺中，通常会在整个结构上沉积层间介质层，例如金属前介质层(PMD)。由于整个结构采用的是具有相同压力的层间介质层，这会减弱具有应力的氮化物层的效力。即，若整个结构采用的是张应力层间介质层，会减弱PMOS器件区的压应力氮化物层的作用；若整个结构采用的是压应力层间介质层，会减弱NMOS器件区的张应力氮化物层的作用。这样的结果会导致改善载流子迁移率的效果不明显。

另外，上述工艺还会带来另一个问题。在制作半导体器件时，通常会在整个结构的器件上的不同部位沉积不同的膜层。例如，需要在A部位沉积S₁、S₂、S₂......S_n层膜结构，而在B部位需要沉积T₁、T₂、T₂......T_n层结构时，最简单的办法是用光刻胶覆盖不需要沉积膜层的部位，然后在需要沉积膜层的部位进行依次沉积，但是这在实际工艺上是受到限制的。这是由于在实际工艺中，薄膜的沉积一般发生在400摄氏度的条件下，而光刻胶并不能长时间地承受这种温度。即，如果将不需要用具有图案的光刻胶覆盖不需要沉积膜层的部位，然后在需要沉积膜层的部位进行依次沉积，如果此时沉积的膜层过多，时间过长，具有图案的光刻胶会发生变形，这可能会使不需要沉积膜层的地方沉积上膜层，而需要沉积膜层的地方却没有膜层，这就降低了半导体器件的良品率。另外，覆盖在光刻胶膜上面的膜层很不容易去除，这会增加生产成本。

因此，需要一种方法，能够在不同的区域沉积具有所需要应力的层间介质层，降低制作成本，提高器件的良品率。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决现有的制作互补金属氧化物半导体器件时出现的问题，本发明提供了一种制作互补金属氧化物半导体器件的方法，所述风发包括下列步骤：

a：提供第一器件和与所述第一器件极性类型相反的第二器件，所述第一器件具有第一栅极材料层，所述第二器件具有第二栅极材料层，且所述第一栅极材料层与所述第二栅极材料层的顶部平齐；

b：在所述第一器件和所述第二器件上形成第一应力层；

c：在所述第一应力层上形成第一金属前介质层；

d：去除部分所述第一应力层和部分所述第一金属前介质层，直至暴露出所述第一栅极材料层和所述第二栅极材料层为止，使剩余的所述第一应力层和剩余的所述第一金属前介质层的顶部与所述第一栅极材料层和所述第二栅极材料层的顶部平齐；

e：图案化并去除所述第二器件上方的部分所述第一应力层和所述第二器件上方的部分所述第一金属前介质层；

f：在所述剩余的所述第一金属前介质层、所述第一应力层、所述第一栅极材料层和所述第二器件上方形成第二应力层；

g：在所述第二应力层上形成第二金属前介质层；

h：图案化并去除所述第一器件上方的部分所述第二应力层和所述第一器件上方的部分所述第二金属前介质层，去除所述第二器件上方的部分所述第二金属前介质层和部分所述第二应力层，直至暴露出所述第一栅极材料层和所述第二栅极材料层为止，使剩余的所述第二金属前介质层和剩余的所述第二应力层的顶部与所述第二栅极材料层的顶部平齐。

优选地，还包括下列步骤，

i：去除所述第一栅极材料层和所述第二栅极材料层；

j：在去除所述第一栅极材料层的第一器件和去除所述第二栅极材料层的第二器件上面形成第一金属层；

k：图案化并去除所述去除所述第一栅极材料层的第一器件上面的部分所述第一金属层；

l：在剩余的所述第一金属层和所述去除所述第一栅极材料层的第一器件的上面形成第二金属层；

m：在所述第二金属层上面形成金属电极层；

n：去除部分所述金属电极层、所述去除所述第一栅极材料层的第一器件上方的部分所述第二金属层、所述去除所述第二栅极材料层的第二器件上方的部分所述第二金属层和部分所述剩余的所述第一金属层，使剩余的所述金属电极层的顶部、所述剩余的所述第一金属层的顶部、所述剩余的第二金属层的顶部均与所述剩余的所述的第一金属前介质层和所述剩余的所述的第二金属前介质层平齐。

优选地，所述第一金属前介质层和第二金属前介质层选自张应力金属前介质层或压应力金属前介质层。

优选地，所述第一应力层和第二应力层选自张应力氮化物层或压应力氮化物层，例如氮化硅。

优选地，所述第一器件和第二器件选自NMOS器件或PMOS器件。

优选地，所述第一金属层和第二金属层选自功函数适用于NMOS的金属或功函数适用于PMOS的金属。

优选地，所述金属电极层的材料选择为铝或铝合金。

本发明的另一方面提供了一种互补金属氧化物半导体器件，包括，

第一器件和与所述第一器件极性类型相反的第二器件，所述第一器件具有第一栅极材料层，所述第二器件具有第二栅极材料层，且所述第一栅极材料层与所述第二栅极材料层的顶部平齐；形成所述于第一器件之上且顶部与所述第一栅极材料层的顶部平齐的第一应力层；形成于所述第一应力层之上的第一金属前介质层，所述第一金属前介质层的顶部与所述第一栅极材料层的顶部平齐；形成所述于第二器件之上且顶部与所述第二栅极材料层的顶部平齐的第二应力层；形成于所述第二应力层之上的第二金属前介质层，所述第二金属前介质层的顶部与所述第二栅极材料层的顶部平齐。

优选地，还包括，

在去除了所述第二栅极材料层的位置上形成的第一金属层，所述第一金属层的顶部与所述第二金属前介质层的顶部平齐；

在所述第一金属层的上面形成的第二金属层，所述第二金属层的顶部与第一金属层的顶部平齐；

在所述第二金属层上面形成的第一金属电极层，所述第一金属电极层的顶部与第二金属层的顶部平齐；

在去除了所述第一栅极材料层的位置上形成的所述第二金属层，所述第二金属层的顶部与所述第一金属前介质层的顶部平齐；

在所述第二金属层上面形成的所述第二金属电极层，所述二金属电极层与第一金属前介质层的顶部平齐。

优选地，所述第一金属前介质层和所述第二金属前介质层选自张应力金属前介质层或压应力金属前介质层。

优选地，所述第一应力层和所述第二应力层选自张应力氮化物层或压应力氮化物层，例如氮化硅。

优选地，所述第一器件和所述第二器件选自NMOS器件或PMOS器件。

优选地，所述第一金属层和所述第二金属层选自功函数适用于NMOS的金属或功函数适用于PMOS的金属。

优选地，所述第一金属电极层和所述第二金属电极层的材料选择为铝或铝合金。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1A至图1H是传统制作具有双衬里层的CMOS器件的剖面示意图；

图2A至2K根据本发明的制作具有双衬里层以及双金属前介质层的CMOS器件的剖面结构示意图；

图3A至3C是制作根据本发明的具有双衬里层以及双金属前介质层的CMOS器件的剖面结构工艺流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何制作具有双衬里层以及双金属前介质层的CMOS器件。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

CMOS器件包括第一器件上方形成的第一应力层以及第一金属前介质层，和在第二器件上方形成的第二应力层和第二金属前介质层，第一应力层和第二应力层构成了双衬里层，第一金属前介质层和第二金属前介质层构成了双金属前介质层。参照图2A至图2K，示出了根据本发明的制作具有双衬里层以及双金属前介质层的CMOS器件200的剖面结构示意图。

如图2A所示，提供一基底201，该基底201具有在其上形成并被浅沟槽202彼此隔开的一对由PMOS器件203和NMOS器件204共同构成的CMOS器件200。在基底201上以CVD方法形成一层栅电介质层205，材料可以选择但不限于含氮氧化硅，例如SiON，厚度为4～8埃。然后，在栅电介质层205上以CVD方式形成一层高k材料层206，材料可以选择为但不限于HfO_x、HfSiO_x、HfSiNO_x、HfZrO_x，厚度大于为5～25埃。接着，在高k材料层206上以CVD方式沉积一层薄金属氮化物层207，材料可以选择但不限于TiN，厚度大约为5～50埃。薄金属氮化物层207可以减少高k材料层206与接下来要沉积的栅极材料层208的堆叠结构的使用过程中发生的栅极耗尽的问题。然后，在薄金属氮化物层207上以CVD方式沉积一层栅极材料层208，厚度大约为400～1000埃。

如图2B所示，在栅极材料层208上面涂敷一层光刻胶(未示出)，通过曝光显影等手段后形成具有图案的光刻胶(未示出)，采用反应离子刻蚀或湿刻蚀法对栅电介质层205、高k材料层206、薄金属氮化物层207以及栅极材料层208进行刻蚀，形成PMOS器件203区域的第一栅极280A以及NMOS器件204区域的第二栅极280B。第一栅极280A包括第一栅电介质层205A、第一高k材料层206A、第一薄金属氮化物层207A以及第一栅极材料层208A；同样，第二栅极280B包括第二栅电介质层205B、第二高k材料层206B、第二薄金属氮化物层207B以及第二栅极材料层208B。第一栅极材料层208A与第二栅极材料层208B的顶部平齐。

如图2C所示，在第一栅极280A的侧壁上形成第一间隙壁绝缘层209A和209A’，在第二栅极280B的侧壁上形成第二间隙壁绝缘层209B和209B’。接着，以CVD方式在第一间隙壁绝缘层209A和209A’的侧壁上分别形成第一间隙壁层210A和210A’，在第二间隙壁绝缘层209B和209B’的侧壁上分别形成第二间隙壁层210B和210B’。接着进行离子注入工艺，分别形成PMOS器件203的源/漏极211A、211A’以及NMOS器件204的源/漏极211B、211B’，并进行退火激活等工艺。可选地，可将硅锗材料(未示出)有选择性的外延生长进PMOS器件203区域的源/漏极211A以及211A’，并且保持NMOS器件204区域的源/漏极211B以及211B’不含硅锗。可选地，还可以进行金属硅化物的形成等工艺(未示出)，例如NiSi的形成。

如图2D所示，接着以PECVD方式沉积一层张应力氮化物层212，例如氮化硅或采用BTBAS双特丁基氨硅烷前体沉积的Si₃N₄，厚度可以为300～1000埃。然后，在张应力氮化物层212上面以CVD方式沉积金属前介质层(PMD)213，材料选择为张应力金属前介质层，厚度大约为500～8000埃。选用高密度等离子体化学气相沉积(HDPCVD)或次大气压化学气相沉积(SACVD)方式形成张应力金属前介质层，所用张应力金属前介质层材料包括但不限于磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。

如图2E所示，以CMP方式去除多余的金属前介质层213和张应力氮化物层212直至露出第一栅极280A以及第二栅极280B，形成第一张应力金属前介质层213’，使第一张应力金属前介质层213’、张应力氮化物层212的顶部与第一栅极280A、第二栅极280B的顶部平齐，并且暴露出第一栅极材料层208A以及第二栅极材料层208B。

如图2F所示，在第一张应力金属前介质层213’上部分涂敷光刻胶层214，并进行曝光及显影等工艺以使光刻胶层214覆盖NMOS器件204区，暴露出PMOS器件203区。进行反应离子刻蚀，去除PMOS器件203区上面的第一张应力金属前介质层213’以及张应力氮化物层212。

如图2G所示，去除光刻胶层214。在整个结构上面以PECVD方式沉积压应力氮化物层215，材料可以是但不限于氮化硅，厚度大约为250～600埃。在压应力氮化物层215上面沉积压应力金属前介质层216，厚度大约为250～6000埃。选用HDPCVD和SACVD方法形成压应力金属前介质层，所用压应力金属前介质层材料包括但不限于PSG及BPSG。

如图2H所示，进行CMP工艺，去除NMOS器件204区上面的压应力金属前介质层216以及压应力氮化物层215层，使压应力金属前介质层216、压应力氮化物层215层的顶部与第一栅极材料层208A的顶部平齐，形成第二压应力金属前介质层216’，暴露出第一栅极材料层208A以及第二栅极材料层208B。

如图2I所示，移除第一栅极材料层208A以及第二栅极材料层208B。在整个结构上沉积一层第一金属层217，材料选择为功函数适用于PMOS的金属层。可用于形成功函数适用于PMOS的金属层的材料包括钌、钛、钯、铂、钴、镍和导电金属氧化物，还包括例如TiN。第一金属层217的厚度大约为25～300埃。第一金属层217的形成方式可以是公知的PVD或者CVD方式。在第一金属层217上涂敷一层光刻胶层(未示出)并进行曝光及显影等工艺以使光刻胶层(未示出)覆盖PMOS器件。用反应离子刻蚀的方法去除NMOS器件204区上面的第一金属层217。

如图2J所示，在整个结构上沉积第二金属层218，材料选择为功函数适用于NMOS的金属层。功函数适用于NMOS的金属层的材料可包括但不限于：铪、锆、钛、钽、铝及其合金，例如包括这些元素的金属碳化物，即碳化铪、碳化锆、碳化钛、碳化钽和碳化铝，还可以包括例如是TiAlN以及TaC。第二金属层218可用公知的PVD(物理气相沉积)或CVD法形成。接着在第二金属层218的上面以CVD或PVD方式沉积一层金属电极层219，材料可以是但不限于铝或铝合金。

如图2K所示，进行CMP工艺，去除多余的金属电极层219、第二金属层218以及第一金属层217，使第一金属电极层219A和第一金属层217的顶部与第二压应力金属前介质层216’的顶部平齐，使第二金属电极层219B和第二金属层218的顶部与第一张应力金属前介质层213’的顶部平齐，完成整个CMOS器件结构的制作。

根据本发明制作的CMOS器件，将双衬里层、高k材料以及“栅最后”工艺结合起来，并且具有不同应力的金属前介质层。传统的制作CMOS的方法在NMOS以及PMOS上所沉积的PMD都是同一类型的PMD，即只具有张应力或者压应力的PMD。而根据本发明的方法制作的CMOS，在NMOS区具有张应力金属前介质层，在PMOS区具有压应力金属前介质层，配合各自相对应的张应力氮化物层以及压应力氮化物层，能够更好地改善载流子迁移率，优化了整体的结构，加强了各部位应力的效果。

图3的流程图示出了制作根据本发明的具有双衬里层(张应力氮化物层以及压应力氮化物层)以及双金属前介质层(第一张应力金属前介质层以及第二压应力金属前介质层)的CMOS器件的剖面结构工艺流程。在步骤301中，提供一基底，该基底具有在其上形成并被浅沟槽彼此隔开的一对由PMOS器件和NMOS器件共同构成的CMOS器件。在步骤302中，在基底上形成一层栅电介质层，在栅电介质层上形成一层高k材料层，在高k材料层上形成一层薄金属氮化物层，在薄金属氮化物层上形成一层栅极材料层。在步骤303中，在栅极材料层上面涂敷一层光刻胶，通过曝光显影等手段后形成具有图案的光刻胶，对栅电介质层、高k材料层、薄金属氮化物层以及栅极材料层进行刻蚀，形成PMOS器件区域的第一栅极以及NMOS器件区域的第二栅极。在步骤304中，在第一栅极的侧壁上形成第一间隙壁绝缘层，在第二栅极的侧壁上形成第二间隙壁绝缘层。在步骤305中，在第一间隙壁绝缘层的侧壁上形成第一间隙壁，在第二间隙壁绝缘层的侧壁上形成第二间隙壁。接着进行离子注入工艺，分别形成PMOS器件的源/漏极和NMOS器件的源/漏极。在步骤306中，将硅锗材料有选择性的填充进PMOS器件区域的源/漏极，并且保持NMOS器件区域的源/漏极不含硅锗。在整个结构上沉积一层张应力氮化物层，然后在张应力氮化物层的上面沉积张应力金属前介质层。在步骤307中，去除多余的金属前介质层和张应力氮化物层，形成第一张应力金属前介质层，使其顶部与第一栅极以及第二栅极的顶部平齐，并且暴露出第一栅极材料层以及第二栅极材料层。在步骤308中，在第一张应力金属前介质层上部分涂敷光刻胶层，即覆盖NMOS器件区，暴露出PMOS器件区，去除PMOS器件区上面的第一张应力金属前介质层以及张应力氮化物层。在步骤309中，去除光刻胶层。在整个结构上面沉积压应力氮化物层，在压应力氮化物层上面沉积压应力金属层。在步骤310中，形成第二压应力金属前介质层，暴露出第一栅极材料层以及第二栅极材料层。在步骤311中，移除第一栅极材料层以及第二栅极材料层。在步骤312中，在整个结构上沉积第一金属层，在PMOS器件区上面的第一金属层上涂敷一层光刻胶层并去除NMOS器件区上面的第一金属层。在步骤313中，在整个结构上沉积一层第二金属层，并在第二金属层上面沉积一层金属电极层。在步骤314中，去除多余的金属电极层、第二金属层以及第一金属层，使第一金属电极层、第二金属层、第一金属层以及第二压应力金属前介质层四者的顶部平齐，使第二金属电极层、第二金属层、第一张应力金属前介质层三者的顶部平齐，完成整个CMOS器件结构的制作。

根据如上所述的实施例制造的具有双衬里层以及双金属前介质层的CMOS器件的半导体器件可应用于多种集成电路(IC)中。根据本发明的IC例如是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM)或任意其他电路器件。根据本发明的IC还可以是存储器电路，如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中，尤其是射频产品中。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种制作互补金属氧化物半导体器件的方法，包括下列步骤：

b：在所述第一器件和所述第二器件上形成第一应力层；

c：在所述第一应力层上形成第一金属前介质层；

g：在所述第二应力层上形成第二金属前介质层；

2.如权利要求1所述的方法，还包括下列步骤，

i：去除所述第一栅极材料层和所述第二栅极材料层；

m：在所述第二金属层上面形成金属电极层；

3.根据权利要求1或2所述的方法，其特征在于，所述第一金属前介质层和第二金属前介质层选自张应力金属前介质层或压应力金属前介质层。

4.根据权利要求1或2所述的方法，其特征在于，所述第一应力层和第二应力层选自张应力氮化物层或压应力氮化物层。

5.根据权利要求1或2所述的方法，其特征在于，所述第一器件和第二器件选自NMOS器件或PMOS器件。

6.根据权利要求2所述的方法，其特征在于，所述第一金属层和第二金属层选自功函数适用于NMOS的金属或功函数适用于PMOS的金属。

7.根据权利要求2所述的方法，其特征在于，所述金属电极层的材料选择为铝或铝合金。

8.一种互补金属氧化物半导体器件，包括，

9.如权利要求8所述的器件，还包括，

10.根据权利要求8或9所述的器件，其特征在于，所述第一金属前介质层和所述第二金属前介质层选自张应力金属前介质层或压应力金属前介质层。

11.根据权利要求8或9所述的器件，其特征在于，所述第一应力层和所述第二应力层选自张应力氮化物层或压应力氮化物层。

12.根据权利要求8或9所述的器件，其特征在于，所述第一器件和所述第二器件选自NMOS器件或PMOS器件。

13.根据权利要求9所述的器件，其特征在于，所述第一金属层和所述第二金属层选自功函数适用于NMOS的金属或功函数适用于PMOS的金属。

14.根据权利要求9所述的器件，其特征在于，所述第一金属电极层和所述第二金属电极层的材料选择为铝或铝合金。

15.一种包含如权利要求1所述的方法制造的半导体器件的集成电路，所述集成电路选自随机存取存储器、动态随机存取存储器、同步随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路和掩埋式DRAM、射频器件。

16.一种包含如权利要求1所述的方法制造的半导体器件的电子设备，其中所述电子设备选自个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相机。