CN102122619A - 赝超晶格功率半导体器件结构及其实现方法 - Google Patents

Abstract

本发明公布了一种赝超晶格功率半导体器件结构及其实现方法，其能够有效地防止器件寄生晶体管的开启，提高器件非钳位电感性开关应用中的坚固性和可靠性。器件所在晶圆采用第一种半导体基体元素，通过薄介质隔离层离子注入和接触孔离子注入，引入适当能量和适当浓度的第二种半导体基体元素，且第二种半导体基体元素具有比第一种半导体基体元素更宽的禁带宽度，并与第一种半导体基体元素形成化合物半导体结构，在器件阱区和源区的P/N结处局域化地形成赝超晶格结构。

Description

赝超晶格功率半导体器件结构及其实现方法

技术领域

本发明涉及半导体功率晶体管或开关，特别是涉及到功率MOS和IGBT器件的元胞结构及其制造方法。

背景技术

功率半导体器件广泛应用于计算机、网络通信、消费电子、工业电子、汽车电子以及半导体照明等。近年来，随着便携式手持设备的广泛使用和节能环保理念逐渐深入人心，电能的有效变换和利用越来越得到重视和研究。作为电源管理领域的核心器件，功率MOS器件和IGBT由于具备电压驱动、安全工作区宽、正温度系数、功率密度高等显著优点，得到了日益广泛的应用。

在非钳位电感性开关(UIS，Unclamped Inductive Switching)应用中，功率MOS器件和IGBT的寄生晶体管有可能开启，从而进入三极管或晶闸管导通状态，导致器件失控烧毁。

图1(a)示出了在N沟道功率MOS管在非钳位电感性开关中，器件处于电压击穿时的电流路径，以及寄生晶体管Q_P、寄生电阻R_BB’和寄生电阻R_B’S。图1(b)示出了图1(a)的等效电路。当寄生NPN晶体管Q_P尚未开启时，雪崩电流I_A依次流过寄生电阻R_BB’和寄生电阻R_B’S。此时，Q_P的基极-射极电压V_BE＝I_A*(R_BB’+R_B’S)。对于由硅材料制造的器件，当V_BE达到Q_P的开启电压V_BE(约0.6V)时，寄生晶体管Q_P开启，绝大部分的雪崩电流将直接从D端流经Q_P到达S端，器件失控。

传统上，提升器件UIS能力的主要途径是设法降低寄生电阻R_BB’和寄生电阻R_B’S，从而减小雪崩击穿时的Q_P的基极-射极电压V_BE，防止Q_P开启。

Christopher Kocon和Jun Zeng等人提出了通过薄介质隔离层108进行高能量高浓度硼离子注入，在N+源区104下形成P+埋层区110，以此降低R_BB’的方法，如图2(a)所示。[1]

产业界广泛利用接触孔作为自对准图形，先后进行高能量的P+离子注入和低能量的P+离子注入，如图2(b)所示，前者改变了P阱103的杂质浓度分布，防止了穿通击穿(Punch-through breakdown)，后者有利于形成欧姆接触。两者都有效地减小了寄生电阻R_B’S。

但是，仅仅减小寄生电阻R_BB’和寄生电阻R_B’S具有明显的局限性，尤其是考虑到功率半导体器件较大的发热量及由此导致的高结温。

1.随着温度升高，R_BB’和R_B’S的阻值会明显增大；

2.随着温度升高，寄生晶体管的开启电压V_BE(ON)会明显减小。在器件的典型工作结温下，V_BE(ON)有时会减小到约0.3V。

[1]Christopher Kocon，Jun Zeng and Rick Stokes，“Implant spacer optimization for the improvement of power MOSFETs’unclamped inductive switching(UIS)and high temperature breakdown”，ISPSD，2000.

发明内容

本发明公布了一种赝超晶格功率半导体器件结构及其实现方法，其能够有效地防止器件寄生晶体管的开启，提高器件非钳位电感性开关应用中的坚固性和可靠性。其包括：器件所在的晶圆采用第一种半导体基体元素。通过薄介质隔离层离子注入引入第二种半导体基体元素，或(和)通过接触孔离子注入引入第二种半导体基体元素。第二种半导体基体元素具有比第一种半导体基体元素更宽的禁带宽度。第二种半导体基体元素与第一种半导体基体元素形成化合物半导体结构，在器件阱区和源区的P/N结处局域化地形成赝超晶格或异质结结构。其中：

所述的薄介质隔离层离子注入，指在淀积传统的厚介质隔离层之前，先淀积一层较薄的介质隔离层，并以此为屏蔽层对器件进行离子注入。所述的薄介质隔离层离子注入具有适当的能量，使第二种半导体基体元素的浓度峰值分布位于器件阱区和源区底部构成的P/N结的附近。

所述的接触孔离子注入，指在接触孔刻蚀之后，以接触孔为自对准图形，对器件进行离子注入。所述的介质隔离层离子注入具有适当的能量，使第二种半导体基体元素的浓度峰值分布位于器件阱区和源区侧部构成的P/N结的附近。

可选的，省略所述的薄介质隔离层注入，但不可同时省略所述的接触孔注入。

可选的，省略所述的接触孔注入，但不可同时省略所述的薄介质隔离层注入。

本发明公布的赝超晶格功率半导体器件结构及其实现方法，能够提升寄生晶体管的开启电压，从而防止器件在雪崩击穿时寄生晶体管的导通，防止器件进入三极管或晶闸管导通状态，提高器件的坚固性和可靠性。

附图说明

图1(a)示出了N沟道功率MOS管在非钳位电感性开关中，器件处于电压击穿时的电流路径的局部截面正视图。图中还描绘了寄生晶体管Q_P、寄生电阻R_BB’和寄生电阻R_B’S；

图1(b)示出了图1(a)的等效电路；

图2(a)示出了Christopher Kocon和Jun Zeng等人提出的通过薄介质隔离层进行高能量高浓度硼离子注入，在N+源区下形成P+埋层区，以此降低R_BB’的方法的局部截面正视图。

图2(a)示出了利用接触孔作为自对准图形，先后进行高能量的P+离子注入和低能量的P+离子注入，减小了寄生电阻R_B’S的方法的局部截面正视图。

图3示出了在在硅基功率MOS器件中，通过引入碳原子在阱区-源区构成的P/N结处形成Si_xC_1-x赝超晶格结构的实施例的局部截面正视图。

图4(a)～4(f)示出了实施具有图3结构的半导体器件的制造工艺；

图5示出了在在硅基功率MOS器件中，通过引入碳原子形成Si_xC_1-x赝超晶格结构的又一实施例的局部截面正视图。

图6示出了在在硅基功率MOS器件中，通过引入碳原子形成Si_xC_1-x赝超晶格结构的又一实施例的局部截面正视图。

图6示出了在在锗基功率MOS器件中，通过引入硅i原子形成Si_xGe_1-x赝超晶格结构的又一实施例的局部截面正视图。

具体实施方式

为了方便起见，以下说明采用了特定的术语体系，并且这不是限制性的。措辞“上”、分别指朝着芯片的上表面；“下”指朝着芯片的背面或漏极。

此处的N+和P+分别是指重掺杂浓度的N型导电区域和P型导电区域，N-和P-分别是指请轻掺杂浓度的N型导电区域和P型导电区域，N和P分别是指中等掺杂浓度的N型导电区域和P型导电区域。这种相对的掺杂术语不应当认为是限定性的。

特举具体实施例并配合附图说明如下。

图3示出了在在硅基功率MOS器件中，通过引入碳原子形成Si_xC_1-x赝超晶格结构的实施例的局部截面正视图。本实施例不但采用了传统的通过降低寄生电阻R_BB’和寄生电阻R_B’S，从而降低VBE防止寄生晶体管Q_P开启的方法，还在N+源区104的底部附近，以及N+源区104靠近接触孔处，形成了Si_xC_1-x的化合物半导体赝超晶格结构，提升了寄生晶体管Q_P的开启开启电压V_BE(ON)。

室温下，硅单晶为金刚石结构，其禁带宽度约为1.12eV，而由碳原子构成的金刚石结构的禁带宽度却高达5.47eV。由于硅和碳均为IV族元素，因此，碳原子可以在硅单晶中形成替位杂质，形成Si_xC_1-x的化合物半导体赝超晶格结构，其禁带宽度介于1.12eV和5.47eV之间。电学激活的C原子越多，Si_xC_1-x的x越小，禁带宽度E_G越宽。近似地，寄生晶体管Q_P的开启电压V_BE(ON)和P阱103-N+源区104处的禁带宽度E_G具有正比关系：V_BE(ON)＝k*E_G，其中k为比例系数。因此，x越小，开启电压V_BE(ON)约高。

图4(a)～4(f)为制造具有图3结构半导体器件的关键工艺流程。

图4(a)为P阱103离子注入和扩散。在此之前的若干工艺流程在业界广为人知，故在此省略；

图4(b)为N+源区104光刻、注入和推结；

图4(c)为薄介质隔离层108淀积(800A～2000A)、高能量硼注入。硼离子的能量需恰当选取，使其浓度分布的峰值位于N+源区104底部下面，能够有效地降低寄生电阻R_BB’，此工艺等同于Christopher Kocon和Jun Zeng等人提出的工艺；

图4(d)为高能量碳注入和退火。碳离子的能量需恰当选取，使其浓度分布的峰值位于N+源区104底部，能够在N+源区104(底部)-P阱103构成的P/N结处形成赝超晶格结构。碳离子的剂量和退火条件需恰当选取，使适当浓度的C原子形成替位杂质并电学激活，形成Si_xC_1-x的化合物半导体赝超晶格结构。

图4(e)为接触孔注入和退火，包括高能量碳原子注入、高能量硼原子注入和低能量的BF2注入，其中省略了厚介质隔离层109(6000A～10000A)淀积、接触孔光刻和刻蚀等常规工艺步骤。碳离子的剂量和退火条件需恰当选取，使适当浓度的C原子形成替位杂质并电学激活，形成Si_xC_1-x的化合物半导体赝超晶格结构。

图4(e)为后续的金属107淀积、金属107光刻和刻蚀、背面减薄和背银等常规工艺步骤。

由上面的工艺流程可以看出，碳原子的注入和退火是形成Si_xC_1-x赝超晶结构或异质结，提升器件UIS能力的关键。该工艺与传统功率MOS制造工艺完全兼容，可以非常方便地实施。

在替换的实施例中，如图5所示，省略了通过薄介质隔离层108注入碳原子的工艺步骤，但保留了通过接触孔进行碳原子注入并退火形成赝超晶结构的工艺。

在替换的实施例中，如图6所示，省略了通过接触孔注入碳原子的工艺步骤，但保留了通过薄介质隔离层108进行碳原子注入并退火形成赝超晶结构的工艺。

在替换的实施例中，如图7所示，器件位于锗基晶圆，通过薄介质隔离层208进行硅原子注入，退火形成了Si_xGe_1-x赝超晶格结构的工艺。由于硅具有比锗更宽的禁带，故Si_xGe_1-x赝超晶格具有比锗基器件更宽的禁带。

从上述内容可以看出，本发明用于改进功率半导体器件在非钳位电感性开关应用中的坚固性和可靠性。本领域技术人员应理解，可以对上述实施例进行修改而不脱离本发明的宽泛的发明构思。因此，应当理解，本发明并不限于在此公开的特定实施例，而是意图覆盖在本发明精神范围内的各种修改。

Claims (6)

1.一种赝超晶格功率半导体器件结构及其实现方法，包括：

器件所在的晶圆采用第一种半导体基体元素。

通过薄介质隔离层离子注入引入第二种半导体基体元素。

通过接触孔离子注入引入第二种半导体基体元素。

第二种半导体基体元素具有比第一种半导体基体元素更宽的禁带宽度。

第二种半导体基体元素与第一种半导体基体元素形成化合物半导体结构，在器件阱区和源区的P/N结处局域化地形成赝超晶格或异质结结构。

2.如权利要求1所述的结构，其中：

所述的薄介质隔离层离子注入，指在淀积传统的厚介质隔离层之前，先淀积一层较薄的介质隔离层，并以此为屏蔽层对器件进行离子注入。所述的薄介质隔离层离子注入具有适当的能量，使第二种半导体基体元素的浓度峰值分布位于器件阱区和源区底部构成的P/N结的附近。

3.如权利要求1所述的结构，其中：

所述的接触孔离子注入，指在接触孔刻蚀之后，以接触孔为自对准图形，对器件进行离子注入。所述的接触孔离子注入具有适当的能量，使第二种半导体基体元素的浓度峰值分布位于器件阱区和源区侧部构成的P/N结的附近。

4.如权利要求1所述的结构，进一步包括：

可选的，省略所述的薄介质隔离层注入，但不可同时省略所述的接触孔注入。

5.如权利要求1所述的结构，进一步包括：

可选的，省略所述的接触孔注入，但不可同时省略所述的薄介质隔离层注入。

6.种通过权利1形成的半导体器件。

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