CN102097074B

CN102097074B - 栅极驱动电路

Info

Publication number: CN102097074B
Application number: CN201010539302A
Authority: CN
Inventors: 刘晋炜; 陈文彬
Original assignee: AU Optronics Corp
Current assignee: AU Optronics Corp
Priority date: 2010-11-03
Filing date: 2010-11-03
Publication date: 2012-08-29
Anticipated expiration: 2030-11-03
Also published as: CN102097074A

Abstract

本发明公开一种栅极驱动电路包含一第n级移位寄存器及一第n级缓冲输出电路。该第n级移位寄存器的续传节点的电位作为第n+2级移位寄存器的输入晶体管的输入信号。该第n级缓冲输出电路利用一参考高电位、一下拉控制信号、该第n级移位寄存器的第一节点的电位和该第n+2级移位寄存器的续传节点的电位或一第一高频时钟脉冲信号，改变该第n级缓冲输出电路的输出节点的电位，其中该第n级缓冲输出电路的输出节点的电位用以控制耦接一像素的开关的开启与关闭，且该参考高电位为直流电压并高于一第三高频时钟脉冲信号的高准位电位。

Description

栅极驱动电路

技术领域

本发明涉及一种栅极驱动电路，尤指一种低动态功率的栅极驱动电路。

背景技术

在现有技术中，由于移位寄存器的上拉晶体管不仅负责对液晶显示面板上的扫描线充放电，亦必须驱动前一级移位寄存器的下拉晶体管以及下一级移位寄存器的输入晶体管，因此上拉晶体管的尺寸必须很大，导致上拉晶体管的寄生电容亦随之变大。因为上拉晶体管的漏极端用以接收高频时钟脉冲信号，因此上拉晶体管的大寄生电容将会产生额外的动态消耗功率f*Cgd*V^2，其中f为高频时钟脉冲信号的频率、V为高频时钟脉冲信号的电压高低差及Cgd为寄生电容的电容值。另外，为了保证耦接于像素的晶体管开关完全开启，高频时钟脉冲信号的高准位电位通常会高于25伏特，如此更造成较大的动态功率消耗。

发明内容

本发明的一实施例提供一种栅极驱动电路。该栅极驱动电路包含一第n级移位寄存器及一第n级缓冲输出电路。该第n级移位寄存器用以利用一低频时钟脉冲信号、一第一高频时钟脉冲信号、一第三高频时钟脉冲信号、一第n+2级移位寄存器的续传节点的电位和一第n-2级缓冲输出电路的输出节点的电位，产生该第n级移位寄存器的续传节点的电位、该第n级移位寄存器的第一节点的电位和该第n级移位寄存器的下拉控制信号；及该第n级缓冲输出电路用以利用一参考高电位、该下拉控制信号、该第n级移位寄存器的第一节点的电位，和该第n+2级移位寄存器的续传节点的电位或该第一高频时钟脉冲信号，改变该第n级缓冲输出电路的输出节点的电位。

本发明所提供的栅极驱动电路，利用第n级缓冲输出电路的输出节点的电位取代第n级移位寄存器的续传节点的电位，驱动第n-2级移位寄存器的下拉晶体管以及第n+2移位寄存器的输入晶体管。因此，第n级移位寄存器的上拉晶体管的尺寸可以缩小，且第三高频时钟脉冲信号HC3的高准位电位亦可降低，使得动态消耗功率减少。

附图说明

图1为本发明的一实施例说明栅极驱动电路的示意图；

图2为图1栅极驱动电路的电路的示意图；

图3为说明第一高频时钟脉冲信号、第二高频时钟脉冲信号、第三高频时钟脉冲信号和第四高频时钟脉冲信号之间的关系的示意图；

图4为说明多级缓冲输出电路的输出节点的电位变化的示意图。

其中，附图标记

100栅极驱动电路 102第n级移位寄存器

104第n级缓冲输出电路 1022下拉电路

1024输入晶体管 1026上拉晶体管

1028下拉晶体管 1042第一晶体管

1044第二晶体管 1046第三晶体管

HC1第一高频时钟脉冲信号 HC2第二高频时钟脉冲信号

HC3第三高频时钟脉冲信号 HC4第四高频时钟脉冲信号

STN(n)、STN(n+2)续传节点 Q(n)第一节点

LC低频时钟脉冲信号 PD下拉控制信号

VDD参考高电位 VSS参考低电位

G(n)、G(n-1)、G(n-2)、G(n+1)、G(n+2)输出节点

具体实施方式

请参照图1，图1为本发明的一实施例说明栅极驱动电路100的示意图。栅极驱动电路100包含多级移位寄存器102及多级缓冲输出电路104，图中仅绘示第n级移位寄存器102及第n级缓冲输出电路104。如图1所示，第n级移位寄存器102利用低频时钟脉冲信号LC、第一高频时钟脉冲信号HC1、第三高频时钟脉冲信号HC3、参考低电位VSS、第n+2级移位寄存器的续传节点STN(n+2)的电位和第n-2级缓冲输出电路的输出节点G(n-2)的电位，产生第n级移位寄存器的续传节点STN(n)的电位、第n级移位寄存器的第一节点Q(n)的电位和第n级移位寄存器的下拉控制信号PD，其中多级移位寄存器的耦接关系为单数级移位寄存器与单数级移位寄存器之间彼此串接以及双数级移位寄存器与双数级移位寄存器之间彼此串接，因此，第n+2级移位寄存器相对于第n级移位寄存器102来说，实际上为下一级的移位寄存器。其中第一高频时钟脉冲信号HC1与第三高频时钟脉冲信号HC3的关系将于后续图3中加以说明。

如图1所示，第n级缓冲输出电路104耦接于第n级移位寄存器102，利用参考高电位VDD、下拉控制信号PD、第n级移位寄存器的第一节点Q(n)的电位和第n+2级移位寄存器的续传节点STN(n+2)的电位或第一高频时钟脉冲信号HC1，改变第n级缓冲输出电路的输出节点G(n)的电位，其中参考高电位VDD为直流电压且高于第三高频时钟脉冲信号HC3的高准位电位。在本发明的实施例中，因为第n级移位寄存器的续传节点STN(n)不用驱动第n-2级移位寄存器的下拉晶体管以及第n+2移位寄存器的输入晶体管，所以第三高频时钟脉冲信号HC3的高准位电位可以比参考高电位VDD低，例如参考高电位VDD可为25V，而第三高频时钟脉冲信号HC3的高准位电位可为20V，但本发明并不受限于此。

请参照图2，图2为图1栅极驱动电路100的电路的示意图。第n级移位寄存器102包含下拉电路1022、输入晶体管1024、上拉晶体管1026及下拉晶体管1028。下拉电路1022利用第n级移位寄存器102的第一节点Q(n)的电位及低频时钟脉冲信号LC，产生第n级移位寄存器的下拉控制信号PD，且将第一节点Q(n)的电位下拉至第n级缓冲输出电路的输出节点G(n)的电位和将第n级移位寄存器的续传节点STN(n)的电位下拉至参考低电位VSS。输入晶体管1024具有第一端，耦接于第n-2级缓冲输出电路的输出节点G(n-2)，第二端用以接收第一高频时钟脉冲信号HC1，及第三端耦接于第一节点Q(n)。输入晶体管1024利用第一高频时钟脉冲信号HC1和第n-2级缓冲输出电路的输出节点G(n-2)的电位，对第一节点Q(n)充电。上拉晶体管1026具有第一端，用以接收第三高频时钟脉冲信号HC3，第二端耦接于第一节点Q(n)，及第三端耦接于第n级移位寄存器的续传节点STN(n)。上拉晶体管1026利用第三高频时钟脉冲信号HC3及第一节点Q(n)的电位，改变第n级移位寄存器的续传节点STN(n)的电位。下拉晶体管1028具有第一端，耦接于上拉晶体管1026的第三端，第二端用以接收第n+2级移位寄存器的续传节点STN(n+2)的电位，及第三端耦接于参考低电位VSS。下拉晶体管1028利用第n+2级移位寄存器的续传节点STN(n+2)的电位，将第n级移位寄存器的续传节点STN(n)的电位下拉至参考低电位VSS。而上述输入晶体管1024、上拉晶体管1026及下拉晶体管1028为玻璃基板上的薄膜晶体管。

如图2所示，第n级缓冲输出电路104包含第一晶体管1042、第二晶体管1044及第三晶体管1046。第一晶体管1042具有第一端，用以接收参考高电位VDD，第二端耦接于第n级移位寄存器的第一节点Q(n)，及第三端用以改变第n级缓冲输出电路的输出节点G(n)的电位。第二晶体管1044具有第一端，耦接于第一晶体管1042的第三端，第二端用以接收第n+2级移位寄存器的续传节点STN(n+2)的电位或第一高频时钟脉冲信号HC1，及第三端用以接收参考低电位VSS。第三晶体管1046具有第一端，耦接于第一晶体管1042的第三端，第二端用以接收第n级移位寄存器的下拉控制信号PD，及第三端用以接收参考低电位VSS。而上述第一晶体管1042、第二晶体管1044及第三晶体管1046为玻璃基板上的薄膜晶体管。当第n+2级移位寄存器的续传节点STN(n+2)的电位或第一高频时钟脉冲信号HC1为高电位(此时下拉控制信号PD为高电位)时，第二晶体管1044开启使得第n级缓冲输出电路的输出节点G(n)的电位为低电位。但因为第n级缓冲输出电路的输出节点G(n)的电位已被放电至低电位，导致第二晶体管1044关闭，此时第n级缓冲输出电路的输出节点G(n)呈现低电位浮接的状态。因此，加入第三晶体管1046，以确保第n级缓冲输出电路的输出节点G(n)的电位为低电位。

请参照图3和图4，图3为说明第一高频时钟脉冲信号HC1、第二高频时钟脉冲信号HC2、第三高频时钟脉冲信号HC3和第四高频时钟脉冲信号HC4之间的关系的示意图，图4为说明多级缓冲输出电路的输出节点的电位变化的示意图。上拉晶体管1026根据第三高频时钟脉冲信号HC3，改变第n级移位寄存器102的续传节点STN(n)的电位；第n-1级移位寄存器的上拉晶体管根据第二高频时钟脉冲信号HC2，改变第n-1级移位寄存器的续传节点STN(n-1)的电位；第n-2级移位寄存器的上拉晶体管根据第一高频时钟脉冲信号HC1，改变第n-2级移位寄存器的续传节点STN(n-2)的电位；及第n-3级移位寄存器的上拉晶体管根据第四高频时钟脉冲信号HC4，改变第n-3级移位寄存器的续传节点STN(n-3)的电位。由于本发明的实施例所提供的移位寄存器的耦接关系为单数级移位寄存器与单数级移位寄存器之间彼此串接以及双数级移位寄存器与双数级移位寄存器之间彼此串接，因此，第n+2级移位寄存器相对于第n级移位寄存器102来说，实际上为下一级的移位寄存器。所以，第n级缓冲输出电路104由第n+2级移位寄存器的续传节点STN(n+2)的电位或第一高频时钟脉冲信号HC1(第一高频时钟脉冲信号HC1和续传节点STN(n+2)的电位有相同的上升沿)，将第n级移位寄存器102的输出节点G(n)的电位拉至参考低电位VSS。另外，因为第一高频时钟脉冲信号HC1、第二高频时钟脉冲信号HC2、第三高频时钟脉冲信号HC3和第四高频时钟脉冲信号HC4之间的关系如图3所示，因此，如图4所示，第n级缓冲输出电路的输出节点G(n)的电位变化和第n-1级、第n+1级缓冲输出电路的输出节点G(n-1)、G(n+1)的输出电位变化会有部份重叠，但和第n-2级、第n+2级缓冲输出电路的输出节点G(n-2)、G(n+2)的输出电位变化则不会重叠。

再者，因为第n级移位寄存器的续传节点STN(n)不用驱动第n-2级移位寄存器的下拉晶体管以及第n+2移位寄存器的输入晶体管，所以第三高频时钟脉冲信号HC3的高准位电位可以比参考高电位VDD低，且上拉晶体管1026的尺寸可以缩小，使得寄生电容变小。由式(1)可知，动态消耗功率P_dynamic因此而减少：

P_dynamic＝f*Cgd*V^2 (1)

其中f为第三高频时钟脉冲信号HC3的频率，Cgd为上拉晶体管1026的寄生电容，V为上拉晶体管1026的高低电压差。而第一晶体管1042的第一端接收参考高电位VDD，参考高电位VDD为直流电压，因此，造成的动态消耗功率非常小。

综上所述，本发明所提供的栅极驱动电路，利用第n级缓冲输出电路的输出节点的电位取代第n级移位寄存器的续传节点的电位，驱动第n-2级移位寄存器的下拉晶体管以及第n+2移位寄存器的输入晶体管。因此，第n级移位寄存器的上拉晶体管的尺寸可以缩小，且第三高频时钟脉冲信号HC3的高准位电位亦可降低，使得动态消耗功率减少。另外，参考高电位VDD为直流电压，因此，第n级缓冲输出电路的动态消耗功率非常小，且又因为参考高电位VDD高于第三高频时钟脉冲信号HC3的高准位电位，所以输出电压有足够的能力去推动负载。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims

1.一种栅极驱动电路，其特征在于，包含：

一第n级移位寄存器，用以利用一低频时钟脉冲信号、一第一高频时钟脉冲信号、一第三高频时钟脉冲信号、一第n+2级移位寄存器的续传节点的电位和一第n-2级缓冲输出电路的输出节点的电位，产生该第n级移位寄存器的续传节点的电位、该第n级移位寄存器的第一节点的电位和该第n级移位寄存器的下拉控制信号，其中该第n级移位寄存器包含：一下拉电路，用以利用该第一节点的电位及该低频时钟脉冲信号，产生该第n级移位寄存器的下拉控制信号，且将该第一节点的电位下拉至第n级缓冲输出电路的输出节点的电位和该第n级移位寄存器的续传节点的电位下拉至一参考低电位；一输入晶体管，耦接于该下拉电路，用以利用该第一高频时钟脉冲信号和该第n-2级缓冲输出电路的输出节点的电位，对该第一节点充电，其中该输入晶体管具有一第一端，耦接于该第n-2级缓冲输出电路的输出节点，一第二端，用以接收该第一高频时钟脉冲信号，及一第三端；一上拉晶体管，耦接于该输入晶体管，用以利用该第三高频时钟脉冲信号及该第一节点的电位，改变该第n级移位寄存器的续传节点的电位，其中该上拉晶体管具有一第一端，用以接收该第三高频时钟脉冲信号，一第二端，耦接于该第一节点，及一第三端；及一下拉晶体管，耦接于该上拉晶体管，用以利用该第n+2级移位寄存器的续传节点的电位，将该第n级移位寄存器的续传节点的电位下拉至该参考低电位，其中该下拉晶体管具有一第一端，耦接于该上拉晶体管的第三端，一第二端，用以接收该第n+2级移位寄存器的续传节点的电位，及一第三端；及

一第n级缓冲输出电路，用以利用一参考高电位、该下拉控制信号、该第n级移位寄存器的第一节点的电位，和该第n+2级移位寄存器的续传节点的电位或该第一高频时钟脉冲信号，改变该第n级缓冲输出电路的输出节点的电位，其中该第n级缓冲输出电路包含：一第一晶体管，具有一第一端，用以接收该参考高电位，一第二端，耦接于该第n级移位寄存器的第一节点，及一第三端，用以改变该第n级缓冲输出电路的输出节点的电位；一第二晶体管，具有一第一端，耦接于该第一晶体管的第三端，一第二端，用以接收该第n+2级移位寄存器的续传节点的电位或该第一高频时钟脉冲信号，及一第三端，用以接收该参考低电位；及一第三晶体管，具有一第一端，耦接于该第一晶体管的第三端，一第二端，用以接收该第n级移位寄存器的下拉控制信号，及一第三端，用以接收该参考低电位。

2.根据权利要求1所述的栅极驱动电路，其特征在于，该输入晶体管、该上拉晶体管及该下拉晶体管为一玻璃基板上的薄膜晶体管。

3.根据权利要求1所述的栅极驱动电路，其特征在于，该参考高电位为直流电压且高于该第三高频时钟脉冲信号的高准位电位。

4.根据权利要求1所述的栅极驱动电路，其特征在于，该第一晶体管、该第二晶体管及该第三晶体管为一玻璃基板上的薄膜晶体管。

5.根据权利要求1所述的栅极驱动电路，其特征在于，该上拉晶体管用以根据该第三高频时钟脉冲信号，改变该第n级移位寄存器的续传节点的电位，一第n-2级移位寄存器的一上拉晶体管用以根据该第一高频时钟脉冲信号，改变该第n-2级移位寄存器的一续传节点的电位，其中该第n-2级移位寄存器的该续传节点的电位用以将该第n级缓冲输出电路的该输出节点的电位下拉至该参考低电位。

6.根据权利要求1所述的栅极驱动电路，其特征在于，一第n-1级移位寄存器的上拉晶体管用以根据一第二高频时钟脉冲信号，改变该第n-1级移位寄存器的续传节点的电位，一第n-3级移位寄存器的上拉晶体管用以根据一第四高频时钟脉冲信号，改变该第n-3级移位寄存器的续传节点的电位，其中该第n-3级移位寄存器的该续传节点的电位用以将一第n-1级缓冲输出电路的该输出节点的电位下拉至该参考低电位。