CN102081968A - 每比特具有两个单元的电可擦除可编程型存储设备 - Google Patents

每比特具有两个单元的电可擦除可编程型存储设备 Download PDF

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Abstract

本发明涉及每比特具有两个单元的电可擦除可编程型存储设备。该存储设备包括电可擦除可编程的非易失性存储单元组，该存储单元组包括分别经由两个位线选择晶体管连接至两条位线的两个存储单元。存储单元组的每个存储单元的位线选择晶体管和浮置栅极晶体管之间的公共端子连接至该存储单元组的另一存储单元的浮置栅极晶体管的控制栅极。

Description

每比特具有两个单元的电可擦除可编程型存储设备
技术领域
本发明涉及存储器，具体涉及每比特具有两个单元的电可擦除可编程非易失(EERPOM)性存储器。
背景技术
在EEPROM存储器中，存储在存储单元中的比特的逻辑值由浮置栅极晶体管的阈值电压的值来表示，该浮置栅晶体管的阈值电压的值可以通过擦除或编程操作来任意改变。浮置栅极晶体管的编程或擦除包括经由大约为10至20伏的编程/擦除电压Vpp通过隧穿或福勒-诺德海姆(Fowler-Nordheim)效应向晶体管的栅极注入电荷或从晶体管的栅极抽取电荷。
为了读取这种存储单元，将晶体管的阈值电压与基准电压进行比较，其中基准电压通常基本上介于编程后的晶体管的负阈值电压和擦除后的晶体管的正阈值电压之间。实践中，这种比较通过向晶体管的栅极施加基本上等于基准电压的读取电压，然后观察晶体管处于导通状态还是截止状态来进行。由本领域技术人员通常称作“检测放大器”的、连接至浮置栅极晶体管本身所连接至的位线的读取电路来探测晶体管的导通或截止状态。在该读取过程期间，由于擦除后的晶体管的阈值电压高于读取电压，因此擦除后的晶体管维持在截止状态。以此方式，位线中没有电流流动，这对应于该单元中存储的比特的第一逻辑状态，例如一个逻辑值为零的比特。
相反，由于编程后的晶体管的阈值电压低于读取电压，因此编程后的晶体管处于导通状态。在这种情况下，位线中有电流流动，这通常对应于具有相反逻辑值(例如逻辑值1)的比特。EEPROM存储单元组(memory cell unit)的传统架构示于图1和图2中。更具体地，在图1中，存储单元组MCU由包括晶体管FGT的存储单元CEL构成，晶体管FGT具有控制栅极CG和浮置栅极FG。单元CEL经由位线选择晶体管BLST连接至位线BL。
该单元还包括连接在栅极控制线GCL和浮置栅极晶体管FGT的控制栅极CG之间的控制栅极选择晶体管CGST。晶体管CGST和BLST的栅极连接至传统上垂直于位线BL延伸的字线WL。因此，图1中的架构中，每比特提供一个存储单元。为了擦除该单元，向字线WL和栅极控制线GCL施加编程电压Vpp，而向连接至晶体管FGT的源极的端子GND施加零电压，通常位线BL被浮置。
在写入时，向字线WL施加编程电压，而向线GCL施加零电压。为了写入“1”(例如)，向位线BL施加编程电压Vpp，而将该位线BL浮置以写入“0”。在两种情况下，端子GND都浮置。
一般而言，在EEPROM存储器中存储x比特的字，通常在这种情况下形成8比特字节的8比特的字。通常，8比特字节的存储区因而包括8个存储单元组加一个控制栅极选择晶体管CGST(由于八个存储单元组的八个存储单元的控制栅极通常都连接在一起，并且从线GCL中选择)以及地线。因此，对八比特字节的编程由整个字擦除周期以及紧随着的选择性写入周期构成。
为了改善存储单元组的可靠性，可以使用如图2所示的每逻辑比特具有两个单元的架构。这样，比特的逻辑状态“1”或“0”，或逻辑比特，就由两个数据比特来表示。这种架构的目的在于，在成对存储单元中的一个存储单元失效时还能保持数据完整性。使用这种架构，可以将二进制数据比特存储两次以上，如图2所示，一个二进制数据比特位于存储单元之一中，互补的二进制比特位于另一存储单元中。
更具体地说，在这种情况下，每比特具有两个单元的存储板MP包括两个存储单元CEL1和CEL2，存储单元CEL1具有位线选择晶体管BLST1和浮置栅极晶体管FGT1，CEL2具有位线选择晶体管BLST2和浮置栅极晶体管FGT2。提供单个控制栅极选择晶体管CGST用于控制晶体管FGT1、FGT2的两个控制栅极CG1、CG2。因此，使用这种架构的八比特字节通常包括16个存储单元加一个控制栅极选择晶体管CGST。
为了能够更快速的编程，例如为了降低一半的编程时间，可以在每个存储单元中提供独立的控制栅极选择晶体管，从而使每个存储单元可以被独立擦除。因此，可以同时擦除某些单元并对其它单元进行写入。使用这种架构，八比特字节因此包括16个存储单元和16个控制栅极选择晶体管。此外，每个存储单元必须具有专用地线，这产生总共16条地线。
另一方法在八比特字节的情况下，使每比特两个单元结合在一起并同时进行电擦除，其可以包括将图2的架构复制八次，由于一条地线专用于每对单元，因此产生16个存储单元、8个控制栅极晶体管和8条地线。因此，无论作出哪种选择，每比特使用两个单元存储数字字，且能够同时擦除和写入，在面积方面的成本都很高。
发明内容
根据一个实施例，因此提出一种存储设备，可以针对每比特将一个比特存储在两个单元上与同时擦除和写入所存储的数字字(例如八比特字节)的比特结合在一起，即与单个编程周期的和显著的空间节省结合在一起。
根据另一实施例，还提供一种存储设备，其可以提供更统一、更简单和更紧凑的译码。因此，根据一个方面，提供一种存储设备，包括至少一个电可擦除可编程的非易失性存储板，该存储板包括分别经由两个位线选择晶体管连接至两条位线的两个存储单元。
根据该方面的一般特征，存储板的每个存储单元的位线选择晶体管和浮置栅极晶体管之间的公共端子连接至该存储单元组的另一存储单元的浮置栅极晶体管的控制栅极。因此，一个存储单元的位线选择晶体管充当另一存储单元的控制栅极选择晶体管，反之亦然。所以，这免除了传统EEPROM存储单元组架构中出现的专用控制栅极选择晶体管。
此外，有利地，所述两个公共端子与存储板的另一存储单元的浮置栅极晶体管的控制栅极之间的连结是直接连结，即没有中间元件。
根据一个实施例，二进制数据单元和互补二进制数据单元存储在这种存储板中，并且两个浮置栅极晶体管的与两个公共端子相对的两个电极或端子，例如它们的源极，分别连接至两个独立的接地端子。
根据一个实施例，两个存储单元被布置为背靠背彼此相对。两个浮置晶体管互相偏置，从而避免存储单元组的内部互连线(interconnect)之间的任何交叉(crossover)。
根据一个实施例，一方面，为了保证用多晶硅制造的字线的连续性，另一方面，为了保证存储单元的状态晶体管(浮置栅极晶体管)与对应的地线之间的连接，两个浮置栅极晶体管的与两个公共端子相对的两个电极或端子分别经由两个辅助晶体管连接至两个独立的接地端子。每个辅助晶体管将其源极和漏极连接起来。与一个存储单元相关联的一个辅助晶体管的栅极连接至另一存储单元的位线选择晶体管的栅极，反之亦然。
根据一个实施例，该设备进一步包括存储锁存器(或编程锁存器)，该存储锁存器连接至两条位线，并且具有相对于这两条位线完全对称的结构。换句话说，这种完全对称的存储锁存器控制成对的单元的两条位线。因此，不再需要提供传统EEPROM架构中出现的专用于控制控制栅极的存储锁存器。
根据一个实施例，该设备包括矩阵存储板，该矩阵存储板包括若干个存储单元组，所有的位线由沿第一方向延伸的第一线形成，并且所述存储单元组的位线选择晶体管的栅极连接至沿第二方向延伸的第二线，通常称为“字线”。
附图说明
根据完全非限制性实施例和附图的详细描述，本发明的其它优点和特征将变得明显，附图中：
已经描述的图1和图2是示出根据现有技术的EEPROM存储单元组的传统架构的示意图；
图3和图4是示出根据本发明的存储单元组的两个实施例的示意图；
图5是示出根据本发明的存储板的布局的一个示例的示意图；以及
图6是示出根据本发明的位线存储锁存器的一个实施例的示意图。
具体实施方式
在图3中，标记MCU表示每比特具有两个单元型的差分EEROM存储单元组，即用于存储二进制数据单元和其补码的差分EEROM存储单元组。更具体地说，该存储单元组MCU包括第一存储单元CEL1和第二存储单元CEL2。
第一存储单元CEL1包括状态晶体管或浮置栅极晶体管FGT1和能够将单元CEL1连接至位线BL+的位线选择晶体管BLST1。同样，第二存储单元CEL2包括经由位线选择晶体管BLST2连接至位线BL-的浮置栅极状态晶体管FGT2。
位线选择晶体管BLST1的源极还形成晶体管FGT1的漏极，并且标记为S1的公共端子经由互连线CX12连接至晶体管FGT2的控制栅极CG2。同样，公共端子S2(晶体管BLST2的源极和晶体管FGT2的漏极)经由互连线CX21连接至晶体管FGT1的控制栅极CG1。
由于存储单元组是差分型的，因此两个浮置栅极晶体管的其它两个电极或端子，在这种情况下是它们的源极，分别连接至两个独立的接地端子GND+和GND-。最后，两个位线选择晶体管BLST1和BLST2的栅极连接至字线WL。因此，可以看出使用这种架构，一个单元的位线选择晶体管充当另一单元的控制栅极选择晶体管，反之亦然。因此，这可以显著地节省空间。
此外，假设例如编程后的逻辑“0”比特对应于两个二进制数据单元(1，0)的编程，并且编程后的逻辑“1”比特对应于两个二进制单元(0，1)的编程，则实施以下程序来写入逻辑“0”比特(对应于该存储单元组的擦除)：将位线BL-通常浮置；向字线WL和位线BL+施加编程电压Vpp，同时向接地端子GND-施加零电压；并且将接地端子GND+浮置。
为了写入逻辑“1”比特，向字线WL和位线BL-施加编程电压Vpp，同时向位线BL+和接地端子GND+施加零电压；将接地端子GND-浮置。因此可以看出，存储单元组能够接收写入或擦除激励。这样，在分别在若干个存储单元组MCU中存储包括若干个比特的字的情况下，存储单元组可以被独立地写入和擦除。换句话说，在单个编程周期期间，可以同时使用一个字编程某些存储单元组并擦除其它存储单元组。
为了读取存储单元组MCU，向它们的接地端子GND+和GND-施加零电压。这样，存储八比特字节需要当然包括16个位线选择晶体管的16个存储单元，而不需要额外的专用控制栅极选择晶体管。
在图4所示的实施例中，两个存储单元CEL1和CEL2被放置为背靠背彼此相对，并且两个浮置栅极晶体管FGT1和FGT2互相偏置，从而避免存储单元组MCU的内部互连线CX12和CX21之间的任何交叉。这使得产生存储板MP的布局更容易，其一个代表性示例示于图5中。在该布局中，存储板MP包括形成字线WLi+、WLi-的水平多晶硅线和形成位线BLj+、BLj-竖直金属线(metallization)。
假设在该示例中，图4的存储单元组MCU位于字线WLi+、WLi-和位线BLj+、BLj-的交叉处。因此可以看出，由于存储单元的稍微偏移的背靠背布置，公共端子(晶体管BLST1的源极和晶体管FGT1的漏极)很容易经由两个触点VA1和VA2连接至晶体管FGT2的控制栅极，这两个触点VA1和VA2通过这里位于金属层1处的金属线ML1互连。同样，晶体管FGT2与晶体管BLST2之间的公共端子经由两个触点VA3和VA4连接至晶体管FGT1的控制栅极，这两个触点VA3和VA4由同样位于金属层1处的金属线ML2互连。
此外，为了保证多晶硅字线WLi+、WLi-的连续性以及相应浮置栅极晶体管与地线GND1+、GND1-之间的连接，规定(见图4)两个浮置栅极晶体管FGT1和FGT2的与所述公共端子S1和S2相对的两个电极分别经由两个辅助晶体管AXT1和AXT2连接至两个接地端子GND+、GND-，每个辅助晶体管将其源极XS1、XS2和漏极XD1、XD2分别连接。此外，与存储单元相关联的辅助晶体管的栅极连接至另一存储单元的位线选择晶体管的栅极，反之亦然。
图5示出辅助晶体管AXT1的源极XS1与其漏极XD1的短路通过到半导体衬底的特定半导体植入IMP1实现。同样适用于衬底中实施的特定植入IMP2，其使得辅助晶体管AXT2的源极XS2和漏极XD2短路。
此外，晶体管AXT1的源极XS1经由触点V7和通孔V8连接至地线GND1+，触点V7和通孔V8通过位于金属层1的金属线ML3连接。同样，晶体管AXT2的源极XS2通过触点V9和通孔V10连接至专用地线GND1-，触点V9和通孔V10通过同样位于金属层1的金属线ML4连接。这里，地线GND1+和GND1-实际上是位于金属层2的金属线。最后，位线选择晶体管BLST1的漏极通过连接V5连接至位于金属层2的位线BL1+，其中连接V5包括触点、位于金属层1的金属线部分和通孔，而晶体管BLST2的漏极通过连接V6连接至位于金属层2的位线BL1-，其中连接V6包括触点、位于金属层1的金属线部分和通孔。
每一列的每条位线经由编程锁存器ML连接至公共编程线(图6)。每个编程锁存器ML具有用于接收必须记录在存储单元组中的二进制数据单元的两个输入端即Data和Data-，并且还具有列选择信号COL。
图6的中央部分和右手部分示出存储锁存器ML的传统架构。被圈住的左手部分LHP示出根据本发明对锁存器的修改。因此，该图示出包括将编程电压Vpp连接至位线BL+晶体管的左手部分LHP与该锁存器的右手部分严格相同。因此，该锁存器ML的架构相对于两条位线BL+和BL-完全对称。其结构与现有技术的结构相比较得到了相当程度的简化，并且由于在根据本发明的存储单元组中不再存在专用控制栅极选择晶体管，因此也不再存在专门与传统存储单元架构的控制栅极选择晶体管相关联的存储锁存器。

Claims (6)

1.一种存储设备，包括至少一个电可擦除可编程的非易失性存储单元组(MCU)，该存储单元组(MCU)包括分别通过两个位线选择晶体管连接至两条位线(BL+，BL-)的两个存储单元(CEL1，CEL2)，其特征在于，在所述存储单元组的每个存储单元(CEL1)的位线选择晶体管(BLST1)和浮置栅极晶体管(FGT1)之间的公共端子(S1)连接至所述存储单元组的另一存储单元(CEL2)的浮置栅极晶体管(FGT2)的控制栅极(CG2)。
2.根据权利要求1所述的设备，其中两个浮置栅极晶体管的与所述两个公共端子(S1，S2)相对的两个电极分别连接至两个独立的基准端子(GND+，GND-)。
3.根据权利要求1或2所述的设备，其中所述两个存储单元(CEL1，CEL2)被放置为背靠背彼此相对，并且两个浮置栅极晶体管(FGT1，FGT2)互相偏置，从而避免所述存储单元组的内部互连线(CX12，CX21)之间的任何交叉。
4.根据权利要求2和3所述的设备，其中两个浮置栅极晶体管的与所述两个公共端子(S1，S2)相对的两个电极分别通过两个辅助晶体管(AXT1，AXT2)连接至两个独立的基准端子，每个辅助晶体管将其源极和漏极连接起来，与一个存储单元相关联的一个辅助晶体管的栅极连接至另一存储单元的位线选择晶体管的栅极，反之亦然。
5.根据前述权利要求中任一项所述的设备，进一步包括形成存储锁存器(ML)的装置，所述存储锁存器(ML)连接至两条位线，并且具有相对于这两条位线完全对称的结构。
6.根据前述权利要求中任一项所述的设备，包括矩阵存储板(MP)，该矩阵存储板(MP)包括若干个存储单元组，所有的位线(BLj+，BLj-)由沿第一方向延伸的第一线形成，并且所述存储单元组的位线选择晶体管的栅极连接至沿第二方向延伸的第二线，即字线(WLi+，WLi-)。
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