CN1399344A - 非易失性半导体存储装置 - Google Patents

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Abstract

非易失性半导体存储装置包括将具有第1、第2MONOS存储单元的存储单元多行多列配置构成的存储单元阵列区域。控制门驱动部具有多个控制门驱动器。多个主比特线的每一个与多个子比特线的每一个的共同连接部位上设置多个选择开关元件。子比特线在一方的端部具有凸出部。凸出部在存储单元群所设置的区域中具有比子比特线的宽度更宽的区域。

Description

非易失性半导体存储装置
技术领域
本发明涉及一种具有包括由1个字节门和2个控制门所控制的2个非易失性存储元件的存储单元所构成的非易失性半导体存储装置。
背景技术
作为非易失性半导体存储装置，众所周知有通道与门之间的门绝缘层由氧化硅膜、氮化硅膜、以及氧化硅膜的叠层体所构成的，在氮化硅膜上俘获电荷的MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor或者-Substrate)型。
该MONOS型非易失性半导体存储装置，在文献(Y.Hayashi，et al.2000Symposium on VLSI Technology Digest of Technical Paper p.122-p.123)有公开。在该文献中，公开了具有由1个字节门和2个控制门所控制的2个非易失性存储元件(MONOS存储单元)的MONOS闪速存储单元。即，1个闪速存储单元具有2个电荷的俘获点。具有这样结构的多个MONOS闪速存储单元分别在行方向和列方向多行多列排列，构成存储单元阵列区域。
为了驱动该MONOS闪速存储单元，需要2条比特线、1条字节线、2条控制门线。但是，在驱动多个存储单元时，即使在不同的控制门设置相同的电位时，这些线可以共同连接。
在此，闪速存储器的动作中有数据删除、编程以及读出。数据的编程以及读出通常在8比特或者16比特的选择单元中同时实施，而数据删除则在更大的范围内同时实施。
在这种非易失性存储器中，数据的干扰问题成为课题。所谓的数据干扰是指，在所选择的控制门线以及比特线上施加高电压进行编程或者删除时，由公共布线在非选择区段内的单元也施加高电压，在每次编程或者删除时重复该状态而被编程或者删除，因而称为对非选择单元的数据产生干扰。
为了防止这样的事态，设置选择门电路，可以只对所选择的区段的单元中的控制门施加高电压，而对非选择区段的单元中的控制门不施加高电压。
但是，这样做之后，在选择门上要产生电压降，为了在编程或者删除时为了给所选择区段的单元的控制门施加高电压，有必要增加该电压降部分的电压。其结果，妨碍低电压驱动，特别是对于便携式仪器那样要求降低消耗电力的仪器而言是不适合的。
发明内容
为此，本发明的目的在于提供一种在对选择单元进行编程或者删除动作时对非选择单元的数据可以避免干扰、同时在读出、写入时可以高速存储的非易失性半导体存储装置。
本发明的另一目的在于提供一种在读出、写入时可以高速存储的同时、能提高存储单元的集成度的非易失性半导体存储装置。
本发明的又一目的在于提供一种可以降低消耗电力的非易失性半导体存储装置。
有关本发明一实施方案的非易失性半导体存储装置，包括：将具有由1个字节门和第1、第2控制门控制的第1、第2非易失性存储元件的存储单元，在相交叉的第1以及第2方向上分别多个排列的存储单元阵列区域、和驱动存储单元阵列区域内的多个存储单元的各个第1、第2控制门的控制门驱动部。
存储单元阵列区域具有在第2方向上分割的多个区段。
控制门驱动部具有分别与多个区段的每一个对应的多个控制门驱动器。
进一步，多个区段的每一个具有在第1方向上分割的各区域内分别所包括的多个存储单元群的多个块区域。在多个块区域的每一个中设置与多个存储单元群分别连接的在第1方向延伸的多个子比特线。设置有横跨多个块区域分别在第1方向延伸形成的、多个块区域内的多个子比特线的每一个都共同连接的多个主比特线。另外，多个主比特线的每一个和多个子比特线的每一个的共同连接部位上设置分别选择连接/非连接的多个选择开关元件。为此，通过选择开关元件，可以让所选择的子比特线和该主比特线处于导通状态，而让非选择的子比特线和该主比特线处于非导通状态。其结果，可以降低读出、写入时的比特线的布线电容量，提高读出、写入时对存储单元的存取速度。
在多个子比特线的每一个的两侧、设置在第2方向上连接在相邻2个存储单元上的第1控制门以及第2控制门。设置在多个子比特线的每一个的两侧的第1以及第2控制门在端部之间具有分别连接的2个连接部。由此，与只在第1以及第2控制门的一侧端部设置连接部的情况相比，控制门的电阻可以降低一半。
多个子比特线的每一个在一方端部，具有在第2方向比相邻子比特线的端部朝第1方向向外凸出的凸出部，凸出部在多个存储单元群所设置的区域中具有比子比特线的宽度更宽的区域。为此，在凸出部中，容易形成为引出比特线的导电部。
在本发明的一实施方案中，多个选择开关元件的每一个设置在多个子比特线的各个与凸出部对向的位置上。这样，在子比特线的凸出部上容易连接选择开关元件。
在本发明的一实施方案中，配置在多个块区域的每一个中的多个选择开关元件连接在奇数编号的子比特线的一端和偶数编号的子比特线另一端上。这时，如后面所述，可以提高存储单元的集成度。
在本发明的一实施方案中，作为多个选择开关元件，当配置在第1方向上邻接的2个块区域内的一方作为第1选择开关元件，另一方作为第2选择开关元件时，在同一主比特线上连接的第1和第2选择开关元件，邻近设置。这样，第1和第2选择开关元件可以共用一个杂质层，可以提高存储单元的集成度。另外，当选择开关元件由场效应晶体管(例如MOS晶体管)构成时，第1选择开关元件的源极/漏极和第2选择开关元件的源极/漏极可以直接电连接。其结果，不需要让第1选择开关元件和第2选择开关元件的源极/漏极之间电连接的工序(例如形成交叉杂质层的工序)。
在本发明的一实施方案中，多个控制门驱动器的每一个所对应的一个区段内的第1、第2控制门的电位，可以和其他区段独立设定。为此，在对某一区段内的选择单元编程时，可以只将该区段内的存储单元(选择单元以及非选择单元)的控制门电位可以由对应的控制门驱动器设定为编程或者删除电位。在其他区段内，可以由与其对应的控制门驱动器设定成编程或者删除电位以外的电位，所以对非选择区段内的单元不会对数据产生干扰。并且不需要只向选择块内的指定单元中的控制门施加电压的选择门电路，可以对存储单元高度集成化。另外，不会产生该选择门电路上的电压降，可以低电压驱动，特别是作为便携式仪器的存储器可以更有效的利用。
有关本发明另一实施方案的非易失性半导体存储装置，包括将具有由1个字节门和第1、第2控制门控制的第1、第2非易失性存储元件的存储单元在相交叉的第1以及第2方向上分别多个排列的存储单元阵列区域、和、驱动存储单元阵列区域内的多个存储单元的各个第1、第2控制门的控制门驱动部。
存储单元阵列区域具有在第2方向上分割的多个区段。
控制门驱动部具有分别与多个区段的每一个对应的多个控制门驱动器。
进一步，多个区段的每一个具有在第1方向上分割的各区域内分别所包括的多个存储单元群的多个块区域。在多个块区域的每一个中设置与多个存储单元群分别连接的在第1方向延伸的多个子比特线。设置有横跨多个块区域分别在第1方向延伸形成的、多个块区域内的多个子比特线的每一个都共同连接的多个主比特线。多个主比特线的每一个和多个子比特线的每一个的共同连接部位上设置分别选择连接/非连接的多个选择开关元件。
子比特线由子比特杂质层所构成。让子比特杂质层延长形成，设置构成选择开关元件的源极或者漏极的源极/漏极杂质层。
依据本发明另一实施方案，构成选择开关元件的源极/漏极的源极/漏极杂质层，通过子比特杂质层延长形成。即，源极/漏极杂质层和子比特线直接连接。因此，不需要使子比特线和选择开关元件的源极/漏极之间电连接的工序(例如形成交叉杂质层的工序)。
在本发明的又一实施方案中，多个选择开关元件的每一个在与多个子比特线的各个端部相对向的位置上设置，在多个子比特线的每一个的两侧设置在第2方向上相邻的2个存储单元连接的第1控制门以及第2控制门。
在本发明的再一个实施方案中，在多个子比特线的每一个的两侧设置的第1以及第2控制门，具有在选择开关元件设置的侧的端部之间，具有不连接的非连接部。通过具有非连接部，让子比特杂质层延长形成，容易形成源极/漏极杂质层。
在本发明的另一实施方案中，在多个子比特线的每一个的两侧设置的第1以及第2控制门，在与设置了选择开关元件一侧相反侧的端部之间，具有相互连接的连接部。这样，在多个子比特线的每一个的两侧设置的第1以及第2控制门之间，可以相互导通。
在本发明的另一实施方案中，配置在多个块区域的每一个中的多个选择开关元件，可以使奇数条的子比特线的一端与偶数条的子比特线的另一端相连接。这时，如后面所述，可以提高存储单元的集成度。
在本发明的另一实施方案中，作为多个选择开关元件，当配置在第1方向上邻接的2个块区域内的一方作为第1选择开关元件，另一方作为第2选择开关元件时，在同一主比特线上连接的第1和第2选择开关元件，邻近设置。这样，第1和第2选择开关元件，可以共用杂质层，提高存储单元的集成度。
进一步，在本发明的另一实施方案中，多个控制门驱动器的每一个，相对应的一个区段内的第1、第2控制门的电位可以和其他区段独立设定。
附图说明
图1为表示有关本发明一实施方案的非易失性半导体存储装置中采用的存储单元的剖面图。
图2为表示图1所示存储单元的等价电路图。
图3为表示图1所示非易失性半导体存储装置的数据读出动作的概略说明图。
图4为表示图1所示存储单元的控制门电压VCG和源极-漏极电流Ids之间的关系特性曲线。
图5为表示图1所示非易失性半导体存储装置的数据写入(编程)动作的概略说明图。
图6为表示图1所示非易失性半导体存储装置的数据删除动作的概略说明图。
图7A为表示图1所示非易失性半导体存储装置的平面布局图，图7B为表示图7A中的1个区段的平面图，图7C为表示区段的平面图，图7D为表示图7C中的1个大块的平面图，图7E为表示图7D中的1个小块的平面图。
图8为表示图7B所示1个区段的多个存储单元群及其布线的概略说明图。
图9为表示相邻区段之间关系的电路图。
图10为表示存储单元阵列区域中存储单元群及其布线的概略说明图。
图11为表示图10所示存储单元阵列区域内的子比特线、主比特线之间关系的布线图。
图12为表示图10和图11所示存储单元阵列区域的第1平面布局的平面图。
图13为表示图12中的带群区域(A10区域)放大后的平面图。
图14为模式性地表示沿图13中C-C线的剖面的剖面示意图。
图15为表示图10和图11所示存储单元阵列区域的第3平面布局的平面图。
图16为表示图15中的带群区域(A10区域)放大后的平面图。
图17为模式性地表示沿图16中D-D线的剖面的剖面示意图。
图18为表示相对于图9的比较例的构成的电路图。
具体实施方式
以下参照附图说明本发明的实施方案。(存储单元结构)
图1为表示非易失性半导体存储装置的一剖面图，图2为表示其等价电路图。在图1中，1个存储单元100包括在P型井(Well)102上通过门极绝缘膜例如由金属硅化物与多晶硅二层结构物(Polycide)形成的字节门104、第1、第2控制门106A、106B、第1、第2存储元件(MONOS存储单元)108A、108B。
第1、第2控制门106A、106B在字节门104的两侧壁形成，分别与字节门104电绝缘。
第1、第2存储元件108A、108B的每一个在相当于MONOS的M(金属)的多晶硅形成的第1、第2控制门106A、106B中的一个和相当于S的P型井(Well)102之间将氧化膜(O)、氮化膜(N)以及氧化膜(O)叠层而构成。此外，第1、第2控制门106A、106B可以由硅化物等导电材料构成。
这样，1个存储单元100具有包括分离门(第1、第2控制门106A、106B)的第1、第2 MONOS存储单元108A、108B，在第1、第2 MONOS存储单元108A、108B中共用1个字节门104。
该第1、第2 MONOS存储单元108A、108B分别作为电荷的俘获点发挥作用。第1、第2 MONOS存储单元108A、108B的每一个可以在ONO膜109中俘获电荷。
如图1以及图2所示，在行方向(图1以及图2的第2方向B)间隔排列的多个字节门104共同连接在由金属硅化物和多晶硅二层结构物(Polycide)等形成的1条字节线WL上。
另外，图1所示的控制门106A、106B，沿列方向(与图1的纸面垂直的第1方向A)延伸，由列方向排列的多个存储单元100所共用。因此，符号106A、106B也称为控制门线。
在此，第i个存储单元100[i]的控制门线106B和第[i+1]个存储单元100[i+1]的控制门线106A，与在例如字节门、控制门、字节线的更上层的第1层金属层上所形成的子控制门线SCG[i+1]连接。
P型井(Well)102上，设置有由第i个存储单元100[i]的MONOS存储单元108B和第i+1个存储单元100[i+1]的MONOS存储单元108A共用的第i+1个杂质层110[i+1]。
这些杂质层110[i]、[i+1]、[i+2]例如是在P型井(Well)内形成的n型杂质层，沿列方向(与图1的纸面垂直的第1方向A)延伸，作为由列方向排列的多个存储单元100所共用的子比特线的功能。因此，符号110[i]、[i+1]、[i+2]等也称为子比特线SBL[i]、[i+1]、[i+2]。
(存储单元的数据读出)
1个存储单元100，如图2所示，可以等价示意为由字节门104驱动的晶体管T2、第1、第2控制门106A、106B分别驱动的晶体管T1、T3串联连接。
在说明存储单元100的动作时，如图3所示，首先说明相邻2个存储单元100[i]、[i+1]的各处电位的设定。图3为表示从存储单元100[i]的字节门104的右侧MONOS存储单元108B的数据读出的说明图。
这时，在与存储单元100[i]相同行的各字节门104上施加Vdd(例如1.8V)，让各晶体管T2导通。另外，在存储单元100[i]的左侧的控制门106A上通过子控制门线SCG[i]施加过电压(例如3V)，让相当于MONOS存储单元108A的晶体管T1导通。作为存储单元100[i]右侧的控制门106B的电位VCG，施加读出电压Vread(例如1.5V)。
这时，根据在字节门104右侧的MONOS存储单元108B上是否积蓄有电荷，相当于MONOS存储单元108B的晶体管T3的动作分为以下情况。
图4为表示存储单元100[i]右侧的控制门106B的施加电压，和相当于由其所控制的MONOS存储单元108B的晶体管T3的源极-漏极间电流Ids之间的关系特性曲线。
如图4所示，当在MONOS存储单元108B上没有积蓄电荷时，如果控制门电位VCG超过低阈值电压Vlow则电流Ids开始流动。相反，当在MONOS存储单元108B上有积蓄电荷时，如果控制门电位VCG只要不超过高阈值电压Vhigh则电流Ids就不会流动。
在此，数据读出时施加在控制门106B上的电压Vread，大致设定在2个阈值电压Vlow、Vhigh的中间电压上。
因此，当在MONOS存储单元108B上没有积蓄电荷时，电流Ids流动，当在MONOS存储单元108B上有积蓄电荷时，电流Ids不流动。
在此，在数据读出时子比特线SBL[i](杂质层110[i])的电位VD[i]设定成读出放大器的电位，子比特线SBL[i+1](杂质层110[i+1])的电位VD[i+1]设定成0V。这样，由于在MONOS存储单元108B(选择侧)上没有积蓄电荷时电流Ids流动，通过导通状态的晶体管T1、T2，在对向侧的子比特线SBL[i]上流入例如25μA以上的电流。相反，由于在MONOS存储单元108B(选择侧)上有积蓄电荷时电流Ids不流动，即使晶体管T1、T2处于导通状态，在对向侧的子比特线SBL[i]上流入的电流还不到10nA。因此，通过用读出放大器检测出在对向侧的子比特线SBL[i]上流入的电流，可以从存储单元100[i]的MONOS存储单元108B(选择侧)进行数据读出。
此外，对于存储单元100[i+1]，虽然晶体管T1、T2也处于导通状态，但由于晶体管T3的控制门电位VCG为0V，比图3的2个阈值电压Vlow、Vhigh的两者都低，在存储单元100[i+1]中不会流入源极—漏极电流。因此，从存储单元100[i]的数据读出不会对存储单元100[i+1]的数据积蓄状况产生不良影响。
为从存储单元100[i]的左侧MONOS存储单元108A读出数据，只要将存储单元100[i-1]、[i]上各处的电位设定成与上述相同即可。
(存储单元的编程)
图5为表示存储单元100[i]的字节门104右侧的MONOS存储单元108B的数据编程说明图。在进行该数据编程动作之前实施后述的数据删除动作。
在图5中，和图3相同，子控制门线SCG[i]的电位设定成过电压(例如2.5V)，子控制门线SCG[i+2]的电位设定成0V。各字节门104的电位，通过字节线WL设定成比电源电压Vdd要低的、例如1.0V程度的编程用字节线选择电压。另外，存储单元100[i+1]的右侧的控制门106B的电位，通过子控制门线SCG[i+1]，设定成图4所示的写入电压Vwrite(例如5.5V)。第[i+1]杂质层110[i+1](子比特线SBL[i+1])的电位VD[i+1]设定成例如5V，第[i]杂质层110[i](子比特线SBL[i])的电位VD[i]设定成例如0V。
这样，存储单元100[i]的晶体管T1、T2分别导通，电流Ids流向杂质层110[i]，而在MONOS存储单元108B的ONO膜109上俘获通道热电子(CHE：Channel Hot Electron)。这样，实施MONOS存储单元108B的编程动作，将数据[0]或者[1]写入。
(存储单元的数据删除)
图6为表示与字节线WL连接的2的存储单元100[i]、[i+1]的数据删除的说明图。
在图6中，各字节门104的电位通过字节线WL设定成例如0V，通过子控制门线SCG[i]、[i+1]、[i+2]，将控制门106A、106B的电位设定成例如-1～-3V程度(第1删除用高电位)。进一步，杂质层(比特线)110[i]、[i+1]、[i+2]的各电位，设定成和P型井(Well)电位相同的4.5～5V(第2删除用高电位)。
这样，各MONOS存储单元108A、108B的ONO膜109上俘获的电子，由施加在金属(M)上的第1删除用高电位和施加在硅(S)上的第2删除用高电位所形成的电场，按照隧道效应消除。由此，可以对多个存储单元同时将数据删除。此外，作为删除动作，也可以采用和上述不同的，由成为比特线的杂质层的表面的能带一能带隧道效应形成热空穴，将所积蓄的电子消除的方法。
(非易失性半导体存储装置的整体构成)
以下参照图7A～图7E说明采用上述存储单元100构成的非易失性半导体存储装置的整体构成。
图7A为表示1个芯片的非易失性半导体存储装置的平面布局图，在字节线驱动部201左右的存储阵列区域200A、200B分别被分割成例如32个区段210。作为1个芯片的非易失性半导体存储装置，有第0～第63区段210。
如图7A所示，左右的存储阵列区域200A、200B在第2方向(行方向)B分别被分割成32个区段210，各个区段210为以第1方向(列方向)A为长轴方向的纵长方形。数据删除的最小单位为1个区段210的区域，区段210内保存的数据将一起删除。
左右的存储阵列区域200A、200B的每一个，具有例如4K条的字节线WL和2K条的子比特线SBL。在此，在本实施方案中，由于1条子比特线SBL与2个MONOS存储单元108A、108B连接，2K条的子比特线SBL表示具有4Kbit的存储容量。图7A的非易失性半导体存储装置由于具有左右的存储阵列区域200A、200B，作为存储器整体具有(4K条的字节线WL)×(2K条的子比特线SBL)×2×2所定义的存储容量。各区段210的存储容量是存储器整体的存储容量的1/64，具有(4K条的字节线WL)×(64条的子比特线SBL)×2所定义的存储容量。
图7B为表示图7A所示的非易失性半导体存储装置中的1个区段210的详细图。如图7B所示，各区段210在第2方向被分割，16比特的数据具有可读写的I/O0～I/O15用存储块(与输入输出比特对应的存储块)214。
各存储块214，如图7B所示，具有4K(4096)条字节线WL。如图7C所示，区段210在第1方向A被分割成8个大块212。各大块212，如图7D所示，在第1方向A被分割成8个小块215。
各小块215，如图7E所示，具有64条字节线WL。而且，各小块215，由沿行方向排列的16个小存储块216构成。
因此，1个大块212所配置的字节线WL的总数(包括冗余用)为64条×8小块＝512条。为此，1个区段210中所配置的字节线WL的总数为512(条)×8(大块)＝4096条。
(区段的详细)
图8为表示图7A所示区段0以及CG驱动的详细图。
如图8所示，在1个区段0内在列方向配置64个小存储块216，进行16比特的输入输出，对应于16个I/O0～I/O15的16个小存储块216在行方向配置。
行方向配置的16个小存储块216的16条子控制门线SCG0与在行方向延伸的例如第2层的金属布线M0共同连接。同样，16条的子控制门线SCG1与金属布线M1，16条的子控制门线SCG2与金属布线M2，16条的子控制门线SCG3与金属布线M3分别共同连接。
设置该区段0的控制门驱动部的CG驱动器300。从该CG驱动器300设置沿列方向延伸的4条主控制门线MCG0～MCG3，这些例如由第3层的金属布线形成。
图9为表示相邻的区段0与区段1之间关系。区段0与区段1虽然共用字节线WL，但主控制门线MCG与主比特线MBL分别独立设置。特别是在图9中示出了对应于区段0的CG驱动器300和对应于区段1的CG驱动器301，CG驱动器在每个区段中独立设置。
另外，以区段0为例，配置在每个小存储块216的多个子控制门线SCG0共同连接在主控制门线MCG0上。在从该主控制门线MCG0到子控制门线SCG0的各路径途中，没有配置门电路。以上情况对于区段0以外的其他区段也相同。
(小存储块的构成)
以下具体说明小存储块216。图10为表示包含小存储块的存储单元阵列区域中存储单元群及其布线的电路概略图。图11为表示图10所示存储单元阵列区域内的子比特线和主比特线之间关系的电路布线图。
小存储块216在列方向配置例如64个，在行方向例如配置4个存储单元100。1个小存储块216中，连接例如边墙状的多晶硅的4条子控制门线SCG0～SCG3和数据输入输出线的4条子比特线SBL0～SBL3以及64条字节线WL。
在此，在偶数编号的子控制门线SCG0、SCG2上共同连接偶数列(第0列和第2列)的多个存储单元的各个第2子控制门106B和奇数列(第1列和第3列)的多个存储单元的各个第1子控制门106A。同样，在奇数编号的子控制门线SCG1、SCG3上共同连接奇数列(第1列和第3列)的多个存储单元的各个第2子控制门106B和偶数列(第0列和第2列)的多个存储单元的各个第1子控制门106A。
各子比特线SBL0～SBL3沿第1方向(列方向)A延伸，并且，与设置在两边的多个存储单元群共同连接。多个子比特线SBL0～SBL3的每一个，连接多个主比特线MBL0～MBL3的各一个上。
在子比特线SBL与主比特线MBL的连接部位上，如图10以及图11所示，设置选择子比特线SBL与主比特线MBL的连接/非连接的选择开关元件Q。选择开关元件Q设置在子比特线SBL的端部。选择开关元件Q根据选择信号线BLS的电位进行开通/断开。如果选择开关元件Q导通，在所选择的小存储块216中，子比特线SBL与主比特线MBL处于导通状态。另外，在非选择的小存储块216中子比特线SBL处于悬浮状态。
多个选择开关元件Q的每一个，与偶数编号的子比特线SBL0、SBL2的一端和奇数编号的子比特线SBL1、SBL3的另一端连接。即，偶数编号的子比特线SBL0、SBL2的选择开关元件Q和奇数编号的子比特线SBL1、SBL3的选择开关元件Q设置相互相反侧的端部。
配置在第1方向A的相邻2个小存储块216内的一方作为第1选择晶体管Q1，另一方作为第2晶体管Q2时，与同一主比特线MBL连接的第1以及第2晶体管Q1、Q2相邻设置。
以下对该项中本实施方案的特点进行说明。
(1)子比特线SBL通过选择开关元件Q与主比特线MBL连接。为此，可以让所选择的子比特线SBL与主比特线MBL处于导通状态，而让非选择的子比特线SBL与主比特线MBL处于非导通状态。其结果，可以减少读出、写入时的子比特线SBL的布线容量，在读出、写入时可以提高存储单元的存储速度。
(2)多个选择开关元件Q设置在偶数编号的子比特线SBL0、SBL2的一端和奇数编号的子比特线SBL1、SBL3的另一端。此时，可以起到以下的作用效果。
1)从一方的选择开关元件Q到存储单元100为止的距离和从另一方的选择开关元件Q到存储单元100为止的距离在各存储单元100中是相等的。为此，子比特线SBL的电阻之和在各存储单元100中是相等的。因此，加在源极一漏极之间的电位差在各存储单元100之间为一定，可以减少特性的分散性。
2)由于在偶数编号的子比特线SBL之间的间隙可以配置奇数编号的子比特线SBL的选择开关元件Q，可以拓宽奇数编号的子比特线SBL的选择开关元件Q的通道宽度。另外，同样，可以拓宽偶数编号的子比特线SBL的选择开关元件Q的通道宽度。
3)连接在同一主比特线MBL上的第1以及第2晶体管Q1、Q2邻接设置。由此，选择晶体管的杂质层可以共用。其结果，可以提高存储器的集成度。
以下说明小存储块的平面布局，在以下示出小存储块的平面布局的2个例子。
(第1小存储块的平面布局)
图12为表示图10和图11中非易失性半导体存储装置主体中的平面布局图。在图12中，字节线WL以及局部布线层190用线模式性地表示。
各子比特线SBL0～SBL3，由设置在半导体基板中的子比特杂质层构成。多个子比特线SBL的每一个具有从相邻子比特线SBL的端部在第1方向A向外侧凸出的凸出部140。凸出部140要比存储单元100群所设置的区域中的子比特线SBL的宽度具有更宽幅度的区域。
在偶数条的子比特线SBL0、SBL2中，凸出部140设置在子比特线的一段。在奇数条的子比特线SBL1、SBL3中，凸出部140设置在另一端。另外，在第1方向A相邻2个子比特线SBL的凸出部140之间，相互对向设置。
在各子比特线SBL0～SBL3的两侧，设置第1控制门106A和第2控制门106B。设置在子比特线SBL两侧的第1和第2控制门106A、106B具有端部之间分别连接的2个连接部160。
在第1方向(列方向)A相邻的子比特线SBL之间(例如小存储块0中的子比特线SBL1和小存储块1中的子比特线SBL1之间)设置带群区域A10。
在各带群区域A10中设置第1以及第2选择晶体管Q1、Q2。第1选择晶体管Q1设置在与带群区域A10一侧中的凸出部140对向的位置上。第2选择晶体管Q2设置在与带群区域A10另一侧中的凸出部140对向的位置上。
第1选择晶体管Q1选择带群区域A10一侧中的子比特线SBL和主比特线MBL之间的连接/非连接。第2选择晶体管Q2选择带群区域A10另一侧中的子比特线SBL和主比特线MBL之间的连接/非连接。选择晶体管Q1、Q2可以由场效应晶体管(或者MOS晶体管)构成。
以下，参照图13具体说明带群区域A10。图13为表示图12中的带群区域A10放大后的平面图。图14为模式性地表示沿图13中C-C线的剖面的剖面图。在图13中，局部布线层190用线模式性地表示。
带群区域A10包括第1以及第2栅极电极120、122和第1～第3杂质层130、132、134。第1～第3杂质层130、132、134的导电型，当子比特线SBL由n型杂质层构成时，为n型。
带群区域A10中的选择晶体管Q1、Q2的区域由元件分离区域170所区分。
第1以及第2栅极电极120、122沿第2方向B延伸。第1杂质层130设置在第1以及第2栅极电极120、122之间。第1杂质层130作为第1以及第2选择晶体管Q1、Q2的源极或者漏极功能而使用。第1杂质层130由第1选择晶体管Q1以及第2选择晶体管Q2所共用。
第2杂质层132设置在第1电极120和一方的子比特线(子比特杂质层)SBL之间。第2杂质层132作为第1选择晶体管Q1的源极或者漏极使用。第3杂质层134设置在第2电极122和另一方的子比特线(子比特杂质层)SBL之间。第3杂质层134作为第2选择晶体管Q2的源极或者漏极功能而使用。
如图13以及图14所示，第2杂质层132和子比特线SBL通过金属布线构成的局部布线层190和设置在层间绝缘层的2个导电部182、184电连接。
另外，同样，第3杂质层134和子比特(线子比特杂质层)SBL通过局部布线层190和设置在层间绝缘层的2个导电部182、184电连接。
以下说明第1平面布局的特点以及作用效果。
(1)各凸出部140具有比设置存储单元100群的区域中的子比特线SBL的宽度要宽的幅度区域。为此，在凸出部140中，容易形成为引出子比特线SBL的导电部184。
(2)第1控制门106A和第2控制门106B具有端子之间分别连接的2个连接部160。这样，与只在第1和第2控制门106A、106B的一侧端部设置连接部的情况相比，控制门的电阻可以降低一半。
(3)在偶数条的子比特线SBL0、SBL2中，凸出部140设置在子比特线的一端。另外，在奇数条的子比特线SBL1、SBL3中，凸出部140设置在子比特线的另一端。这样，由于以下的原因，可以提高存储单元的集成度。
和偶数条以及奇数条的子比特线SBL相同侧的端部设置凸出部140时，对于凸出部140的间隔，需要有一定空白。但是，如果依据本实施方案，在偶数条、奇数条的子比特线上，由于在相互相反侧的端部设置了凸出部，对于凸出部140的间隔，不需要空白。为此，可以提高存储单元的集成度。
(第2小存储块的平面布局)
图15为表示图10和图11中非易失性半导体存储装置本体中的平面布局图。在图15中，在控制门的上层形成的字节线WL用线模式性地表示。
各子比特线SBL0～SBL3，由设置在半导体基板中的子比特杂质层构成。各子比特线SBL0～SBL3的两侧设置第1控制门106A和第2控制门106B。在该平面布局中，和上述第1平面布局不同，在子比特线的两侧设置的第1和第2控制门106A、106B的一方端部之间由连接部160连接。即，第1和第2控制门106A、106B的另一方端部之间由具有没有连续的非连接部。
连接部160，对于设置在偶数条的子比特线SBL0、SBL2的两侧的第1和第2控制门106A、106B，被设置在一端侧上。另外，连接部160，对于设置在奇数条的子比特线SBL1、SBL3的两侧的第1和第2控制门106A、106B，被设置在另一端侧上。
在第1方向(列方向)A相邻的子比特线SBL之间(例如小存储块0中的子比特线SBL1和小存储块1中的子比特线SBL1之间)设置带群区域A20。在该平面布局的例子中，子比特线的两侧设置的第1和第2控制门106A、106B在设置了带群区域A20侧的端部之间不连接。此外，带群区域A20和第1平面布局相同，设置了第1以及第2选择晶体管Q1、Q2。
以下，参照图16具体说明带群区域A20。图16为表示把图15中的带群区域A20放大后的平面图。图17为模式性地表示沿图16中D-D线的剖面的剖面示意图。
在该布局的例子中，选择开关元件Q的杂质层132、134，在让子比特线SBL延伸形成时所形成。即，子比特线SBL和选择开关元件Q的杂质层直接电连接。这以外的带群区域A20的构成由于和第1平面布局相同，在此省略其详细说明。
以下说明第2平面布局的特点和作用效果。
子比特线的两侧设置的第1和第2控制门106A、106B与选择开关元件Q侧的第1和第2控制门106A、106B不连接。为此，在形成子比特线SBL和选择开关元件Q的杂质层时，为了与子比特线SBL直接电连接，可以形成选择开关元件Q的杂质层132、134。因此，不需要让子比特线SBL和选择开关元件Q的杂质层132、134电连接的工序(例如在半导体基板上形成交叉杂质层的工序)。其结果，例如，不需要交叉杂质层的形成区域的掩膜。
另外，子比特线SBL和选择开关元件Q的杂质层132、134直接连接。因此，可以降低比特线本身的电阻。
(动作说明)
对于本实施方案的非易失性半导体存储装置的数据删除和编程时，所设定的子控制门线SCG、子比特线SBL以及字节线WL的各电位在下述表1～表3中表示。
表1
删除编程               选择单元SCG         SBL        WL      BLS
-1～-3V     4.5～5V    0V      8V5.5V或      5V         1.0V    8V2.5V
表2
删除编程     非选择单元(选择区段内)SCG         SBL         WL       BLS
-            -          -        -5.5V或2.5V   0V         0V       8V或0V
表3
删除编程     非选择单元(非选择区段内)SCG       SBL    WL       BLS
0V        0V     0V       8V0V        0V     0V或1V   8V
在表1中，数据删除时例如区段0(选择区段)内所有成为选择单元，在4096条字节线WL上施加0V。另外，由CG驱动器300在4条主控制门线MCG0～MCG3上施加第1删除用高电位(例如-1～-3V)，在区段0(选择区段)内所有的选择单元的控制门106A、106B上可以统一施加第1删除用高电位。这时，在区段0内的所有子比特线SBL上施加第2删除用高电位(例如4.5～5V)，其施加方法在后面说明。此外，在选择单元中的选择信号线BLS上施加电压(例如8V)，让选择开关元件导通，在选择单元中让子比特线和主比特线连接。这样，对所选择的区段0内的所有存储单元可以实施数据删除。
这时，如表3所示，在非选择区段例如区段1中，在4096条所有字节线WL上施加0V，子控制门线SCG以及子比特线SBL与区段0独立，可以施加0V，因此，在非选择区段内不会实施数据删除。
以下说明编程动作。与所选择的区段0内的16个I/O分别对应的各1个MONOS存储单元，16比特同时进行编程。为此，连接在区段0内的选择单元上的任一条字节线WL上施加例如1V电压，其它4095条字节线WL施加0V。另外，在区段0内的16个小存储块216中，相当于图5的SCG[i]的控制门线SCG上施加2.5V电压，相当于图5的SCG[i+1]的控制门线SCG上施加5.5V电压，其他控制门线SCG上施加0V电压。进而，在与区段0内的各I/O0～I/O15对应的存储块214中，在相当于图5的子比特线SBL[i+1]的1条主比特线MBL上施加5V电压，其他主比特线MBL上施加0V电压。此外，在选择存储单元中的子比特线SBL，通过根据选择信号线BLS的电位让选择开关元件导通，与主比特线MBL连接。
这时，如表2所示，在所选择的区段0内的非选择单元中，字节线WL上施加0V电压，子控制门线SCG上施加5.5V或者2.5V的高电压或者0V电压。另一方面，所选择的区段0内的非选择单元中的子比特线SBL，由于选择信号线BLS设定为8V，选择晶体管导通，其子比特线SBL设定为0V。
另一方面，如表3所示，在非选择的区段内的非选择单元中，子控制门线SCG以及主比特线MBL上均施加0V电压。因此，非选择区段内，和编程时施加同样的高电压而产生的干扰不会在非选择单元中产生。
所选择区段0内的非选择单元的控制门上虽然施加了高电位，但这样的高电位只有在区段0内实施编程时才会施加。因此，任一区段内实施编程时，与其他区段内的非选择单元上施加高电位的情况相比，施加高电位的频度大幅度降低，可以防止产生干扰。
(比较例的说明)
图18为表示比较例的构成。在该比较例中，存储单元阵列区域在列方向被分割，具有以列方向作为长轴方向的多个区段0、1、…。另外，在比较例中，CG驱动器400、401不是针对区段0、1分别设置，而是区段0、1共用。
在此，如图18所示，分别对应于区段0设置选择门区域402，对应于区段2设置选择门区域403。选择门区域402、403中配置的N型MOS晶体管群，根据选择信号线CGS0、CGS1的电位，选择是否将从CG驱动器400、401供给的电位施加给区段0、1上。
在比较例中，实际上也可以设置成和表1～3所示的本实施方案中的设定电位相同的电位，这可以通过设置选择门区域402、403完成。如果选择门区域402、403不存在，对所选择的区段0中的选择单元进行编程时，也会在非选择的区段1中的非选择单元上施加高电位。这样如果越过区段将编程时的高电位施加给非选择单元时，编程时在非选择单元上施加高电位，从而产生干扰。
在比较例中，为了防止上述干扰的产生，针对各区段设置控制门的选择门区域是不可缺少的。
进一步，在比较例中，如果选择门区域402、403使用N型MOS晶体管，由于在其上会产生电压降，从CG驱动器400、401所供给的第1删除用高电压必须在原来的基础上增加供给该电压降部分的电压，结果出现高电压化的现象。
在上述本发明的实施方案中，在回避干扰的同时，可以省略在指定控制门上施加电压的选择门区域。
此外，本发明并不限定于上述实施方案，只要在本发明的宗旨范围内，可以进行各种变形。
例如，对于非易失性存储元件108A、108B的结构，并不限定于MONOS结构。采用由1个字节门104和第1、第2控制门106A、106B在2处可以独立俘获电荷的其他种类的存储单元的非易失性半导体存储装置也可以适用于本发明。

Claims (12)

1.一种非易失性半导体存储装置，其特征是包括：将具有由1个字节门和第1、第2控制门控制的第1、第2非易失性存储元件的存储单元，在相交叉的第1以及第2方向上分别多个排列的存储单元阵列区域、和驱动所述存储单元阵列区域内的所述多个存储单元的各个所述第1、第2控制门的控制门驱动部，
所述存储单元阵列区域具有在所述第2方向上分割的多个区段，
所述控制门驱动部具有分别与所述多个区段的每一个对应的多个控制门驱动器、
所述多个区段的每一个具有在所述第1方向上分割的各区域内分别所包括的多个存储单元群的多个块区域，
在所述多个块区域的每一个中设置与所述多个存储单元群分别连接的在所述第1方向延伸的多个子比特线，
设置有横跨所述多个块区域分别在所述第1方向延伸形成的、所述多个块区域内的所述多个子比特线的每一个都共同连接的多个主比特线，
所述多个主比特线的每一个和所述多个子比特线的每一个的共同连接部位上设置分别选择连接/非连接的多个选择开关元件，
在所述多个子比特线的每一个的两侧、设置在所述第2方向上连接在相邻2个存储单元上的第1控制门以及第2控制门。
设置在所述多个子比特线的每一个的两侧的第1以及第2控制门在相互端部之间具有分别连接的2个连接部。
所述多个子比特线的每一个在一方端部，具有在所述第2方向比相邻子比特线的端部朝所述第1方向向外凸出的凸出部，
所述凸出部在所述多个存储单元群所设置的区域中具有比所述子比特线的宽度更宽的区域。
2.根据权利要求1所述的非易失性半导体存储装置，其特征是所述多个选择开关元件的每一个设置在所述多个子比特线的各个与凸出部对向的位置上。
3.根据权利要求2所述的非易失性半导体存储装置，其特征是配置在所述多个块区域的每一个中的所述多个选择开关元件连接在奇数编号的所述比特线的一端和偶数编号的所述比特线另一端上。
4.根据权利要求2和3所述的非易失性半导体存储装置，其特征是作为所述多个选择开关元件，当配置在所述第1方向上邻接的2个所述块区域内的一方作为第1选择开关元件，另一方作为第2选择开关元件时，在同一所述主比特线上连接的所述第1和第2选择开关元件，邻近设置。
5.根据权利要求1所述的非易失性半导体存储装置，其特征是所述多个控制门驱动器的每一个所对应的一个区段内的第1、第2控制门的电位，可以和其他区段独立设定。
6.一种非易失性半导体存储装置，其特征是包括将具有由1个字节门和第1、第2控制门控制的第1、第2非易失性存储元件的存储单元，在相交叉的第1以及第2方向上分别多个排列的存储单元阵列区域、和驱动所述存储单元阵列区域内的所述多个存储单元的各个所述第1、第2控制门的控制门驱动部，
所述存储单元阵列区域具有在所述第2方向上分割的多个区段，
所述控制门驱动部具有分别与所述多个区段的每一个对应的多个控制门驱动器、
所述多个区段的每一个具有在所述第1方向上分割的各区域内分别所包括的多个存储单元群的多个块区域，
在所述多个块区域的每一个中设置与所述多个存储单元群分别连接的在所述第1方向延伸的多个子比特线，
设置有横跨所述多个块区域分别在所述第1方向延伸形成的、所述多个块区域内的所述多个子比特线的每一个都共同连接的多个主比特线，
所述多个主比特线的每一个和所述多个子比特线的每一个的共同连接部位上设置分别选择连接/非连接的多个选择开关元件，
所述多个子比特线由子比特杂质层所构成，
让所述子比特杂质层延长形成，设置构成所述选择开关元件的源极或者漏极的源极/漏极杂质层。
7.根据权利要求6所述的非易失性半导体存储装置，其特征是所述多个选择开关元件的每一个在与所述多个子比特线的各个端部相对向的位置上设置，
在所述多个子比特线的每一个的两侧设置在所述第2方向上相邻的2个存储单元连接的第1控制门以及第2控制门。
8.根据权利要求7所述的非易失性半导体存储装置，其特征是在所述多个子比特线的每一个的两侧设置的第1以及第2控制门，具有在所述选择开关元件设置的侧的端部之间，具有不连接的非连接部。
9.根据权利要求7所述的非易失性半导体存储装置，其特征是在所述多个子比特线的每一个的两侧设置的第1以及第2控制门，在与设置了所述选择开关元件一侧相反侧的端部之间，具有连接的连接部。
10.根据权利要求7～9中任一项所述的非易失性半导体存储装置，其特征是配置在所述多个块区域的每一个中的所述多个选择开关元件，让奇数条的所述子比特线的一端与偶数条的所述子比特线的另一端相连接。
11.根据权利要求10所述的非易失性半导体存储装置，其特征是作为所述多个选择开关元件，当配置在所述第1方向上邻接的2个所述块区域内的一方作为第1选择开关元件，另一方作为第2选择开关元件时，在同一所述主比特线上连接的所述第1和第2选择开关元件，邻近设置。
12.根据权利要求6所述的非易失性半导体存储装置，其特征是所述多个控制门驱动器的每一个，相对应的一个区段内的第1、第2控制门的电位可以和其他区段独立设定。
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