CN102074587A - 带有改良型终止结构的氮化镓半导体器件 - Google Patents
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Abstract
本发明提出了一种设置在半导体衬底中基于氮化镓的半导体功率器件。该功率器件包括设置在所述的半导体功率器件的***区域中的终止区，它是由一个具有至少一个保护环的终止结构构成的，保护环设置在用掺杂的基于镓的外延层填充的沟槽中。
Description
技术领域
本发明主要涉及半导体功率器件的结构和制备方法。更确切地说，本发明涉及一种用新型器件结构和制备方法制成的基于氮化镓的器件，用通过外延生长方法制成的保护环，提供可靠的、高质量的终止结构。
背景技术
肖特基二极管等基于氮化镓(GaN)的器件，利用一个小半导体晶片，在维持较低的导通电阻的同时，获得高闭锁电压，这比硅器件更有优势。然而，要将包括肖特基二极管在内的基于氮化镓(GaN)的器件，配置和制造成为一个整流器件或用于其它功能的器件的传统方法，缺乏对生产过程的控制，难以保证制造出可靠的终止结构，仍然受到这些技术局限的挑战。在半导体晶片的棱角处，具有高电场，因此需要终止结构确保击穿发生在器件的主要部分中，而不是边缘处(即终止区)。由于氮化物半导体的宽带隙特点，利用基于硅的半导体中通常使用的传统的植入和扩散工艺，并不能方便地制备P-型保护环等可靠的保护环。
在题为《用于半导体器件的非激活保护环》的美国专利US7229866中，提出了一种带有保护环的半导体器件。图1表示横向传导的肖特基二极管100。该肖特基二极管包括一个电绝缘衬底102以及一个缓冲结构104。一个高掺杂的半导体层106设置在缓冲结构104上方。一个半导体接触层108和一个较低掺杂的半导体层，设置在一部分较高掺杂的半导体层106上方。一个肖特基金属接头110位于半导体接触层108的上方，并同半导体层108一起构成一个金属-至-半导体的整流结。一个较厚的焊盘金属层112设置在肖特基金属接头110上方。保护环120形成在半导体层108中，位于台面结构的边缘或边缘附近。保护环120用于降低肖特基金属接头边缘处的高电场，以及当器件反向偏置时，降低产生的漏电流。一个欧姆金属接头116设置在一部分较高掺杂层106的上方，并且一个较厚的焊盘金属层118设置在欧姆金属接头116上方。钝化层114至少可以形成在，由欧姆金属接头116、焊盘层118形成的堆叠结构，与由半导体层108、肖特基金属接头110和焊盘金属层112形成的堆叠结构之间。通过在半导体接触层中进行离子植入形成如图所示的保护环，无需对半导体接触层完全退火，就能形成高阻抗区。保护环可以设置在层的边缘处，或者可选择设置在远离层的边缘处。肖特基金属接头形成在层的上方，肖特基接头的边缘设置在保护环上方。
然而，对于氮化物半导体器件而言，如图1所示的带有保护环120的边缘终止结构，当通过离子植入、以及热激活或者即使不用热激活或扩散制备时，无需形成真正的P-型半导体区，但是该边缘终止结构经常变成高阻抗或半绝缘，而非用于保护环功能的专用的P-型半导体材料。另外，通过植入工艺形成的高阻抗的边缘终止结构，带有来自氮化镓半导体的缺陷，这会使可靠性变差或非箝位感应开关(UIS)性能变差。
尤其对于基于氮化镓的肖特基二极管而言，迫切需要克服这些局限。在比如开关电源(SMPS)器件应用等开关模式下的能量损耗，肖特基二极管作为整流器，对于尽量减少开关损耗的应用十分理想，当开关电源器件带有基于GaN的肖特基二极管时，能够用较小的开关损耗和高闭锁电压，提供更加高效的功率利用率。然而，一个可靠的终止结构，例如在阳极电极附近的器件边缘周围形成的P-型保护环，必须保证高性能可靠的应用。但是，如上所述，对于本领域的技术人员而言，可靠高效的P-型保护环很难在基于GaN的器件中实现。传统的离子植入和扩散工艺，并不适用于制备具有高品质和可靠性的保护环。
鉴于上述原因，对于基于GaN的器件，有必要提出在终止区中形成高品质、可靠的保护环的器件结构和制备方法，从而解决上述困难和局限。
发明内容
因此，本发明的一个方面在于，提出一种新型改良的终止结构，通过在沟槽中利用外延生长工艺，形成保护环，在器件的边缘附近形成P-型保护环。所形成的保护环具有可控的掺杂分布(即均匀的浓度和改进的器件完整性)、较小的电阻以及可靠的运行特性。从而解决了制备终止结构的传统方法中遇到的局限和困难。
本发明的另一方面在于，通过将改良的、可靠的P-型保护环用作终止结构，提出了一种基于GaN的半导体器件的新型器件结构和制备方法。因此，这个可靠的保护环能够降低位于肖特基金属接头边缘处的高电场，以及当器件反向偏置时，减小产生的漏电流。
本发明的另一方面在于，提出了一种基于GaN的半导体器件的新型器件结构和制备方法，该半导体器件带有改良的、可靠的保护环以及通过在肖特基阳极电极下面的沟槽中生长p-型外延GaN半导体，形成的结势垒肖特基结构。器件的击穿特性也进一步得到提高。
在本发明的一个较佳实施例中，主要提出了一种基于氮化镓的半导体功率器件。该基于GaN的半导体功率器件包括一个设置在半导体功率器件***区域的终止区，半导体功率器件含有一个至少带有一个保护环终止结构，终止结构设置在P-掺杂的基于镓的外延层填充的沟槽中。在另一个实施例中，基于氮化镓的半导体功率器件还包括一个设置在半导体器件的主区域中的肖特基二极管。在另一个实施例中，基于氮化镓的半导体功率器件还包括一个设置在N++GaN层上方的N-型GaN层，其中阳极电连接到N型GaN层，阴极电连接到N++GaN层，作为一个基于镓的二极管，其中终止结构是由设置在N-型GaN层***区域的P-型GaN层填充的沟槽构成的。在另一个实施例中，基于氮化镓的半导体功率器件还包括一个设置在N++GaN层上方的N-型GaN层，肖特基金属层设置在N型GaN层上方，阴极电连接到N++GaN层上。并且，该半导体功率器件还包括多个在肖特基金属层下面的沟槽，在基于镓的P-型外延层填充的GaN型层中开口，从而作为一个基于镓的结势垒肖特基(JBS，Junction barrier Schottky)二极管，其中终止结构设置在N型GaN层的***区域。在另一个实施例中，终止结构还包括一个设置在保护环上方的场板。在另一个实施例中，基于氮化镓的半导体功率器件还包括一个具有第一掺杂浓度的基于镓的第一半导体层，设置在具有不同掺杂浓度的基于镓的第二半导体层上方，其阳极电连接到基于镓的第一半导体层上，阴极电连接到基于镓的第二半导体层上，作为一个基于镓的肖特基二极管，其中终止结构是由一个P-型基于镓的半导体层填充的沟槽构成的，设置在基于镓的第一半导体层的***区域。在另一个实施例中，基于氮化镓的半导体功率器件还包括一个具有第一掺杂浓度的基于镓的第一半导体层，设置在具有不同掺杂浓度的基于镓的第二半导体层上方，肖特基金属层设置在基于镓的第一半导体层上方，阴极电连接到基于镓的第二半导体层上。并且，基于GaN的半导体功率器件还包括多个在肖特基金属层下面的沟槽，在基于P-型镓的外延层填充的基于镓的第一半导体层中开口，从而作为一个基于镓的结势垒肖特基(JBS)二极管，其中终止结构设置在基于镓的第一半导体层的***区域。
阅读以下详细说明并参照附图之后，本发明的这些和其他的特点和优势，对于本领域的技术人员而言，无疑将显而易见。
附图说明
图1表示传统的基于GaN的二极管的剖面图。
图2表示本发明所述的带有保护环的基于GaN的半导体器件的剖面图。
图2A表示带有保护环的图2所示器件的剖面图。
图3表示一种基于GaN的肖特基二极管的剖面图，该二极管带有改良的终止结构，通过在器件边缘附近的沟槽中外延生长P-型GaN半导体，形成保护环。
图4表示一种基于GaN的结势垒肖特基二极管的剖面图，该二极管带有改良的终止结构，通过在沟槽中外延生长P-型GaN半导体，形成保护环和JBS结构。
图5表示一种基于GaN的二极管的剖面图，该二极管带有改良的终止结构，通过在阳极电极附近的沟槽中外延生长P-型GaN半导体，以及在阳极旁边形成场板，形成保护环，阳极位于器件边缘附近的P-型保护环上方。
图6A至6F的一系列剖面图，表示如图3所示的肖特基二极管的制备过程。
具体实施方式
参照图2和2A所示的半导体器件150的剖面图。器件150的详细结构并没有在此特别指出。半导体器件150含有一个N-型氮化镓层160。半导体器件150还包括通过选择性外延生长171形成的带有p-型保护环170的终止结构。外延生长171如图2所示，而完整的p-型保护环如图2A所示。通过外延生长P-型GaN，所形成的P-型保护环170具有高品质和真实的P-型。正如下文将要提到的那样，通过利用一个再生掩膜165在GaN层160中打开沟槽，形成p-型保护环。然后，通过在这些沟槽中外延生长171，并除去再生掩膜165，形成保护环170，并用化学机械平整化(CMP)工艺平整p-型保护环170，完成制备带有P-型保护环的终止结构的工艺。通过外延生长过程，可以控制保护环170中P-型掺杂物的掺杂结构。所形成的保护环170的缺陷大幅减少，电阻也更低，从而确保器件150的耐用性显著提高。带有改良保护环的器件还在整个延长寿命的工作周期中，进一步提高了其非箝位感应开关(UIS)性能和可靠性。
图3表示位于绝缘衬底(图中没有表示出)上的一个基于GaN的二极管200的剖面图。该二极管200含有一个设置在一部分高掺杂的N++GaN半导体层210上方的N-型氮化镓(GaN)层220。两个阴极电极230设置在N-型GaN层220附近的N++GaN半导体层210顶面的两个对边上。阳极电极240设置在N-型GaN层220的上方。多重保护环250形成在N-型GaN层220的边缘上。保护环可以具有相同或不同的尺寸，用于降低边缘处的电场。如图2和2A所示，所形成的保护环250带有外延层，生长在沟槽中，在N-型GaN层220的边缘处开口。在沟槽中带有再生外延层的保护环250，对于GaN二极管器件，具有可控的掺杂结构、较高的层完整性、较低的电阻和耐用性，以及可靠性。
图4表示对于带有如图3所示类似结构的二极管器件，本发明的一个可选实施例的另一种肖特基二极管200′的剖面图。唯一的区别在于，带有多p-型区260的结势垒肖特基(JBS)二极管结构，形成在肖特基阳极电极240下面，构成JBS P-型结构。这种在阳极电极240下面带有p-型区260的JBS结构，进一步提高了肖特基二极管器件200的击穿性能。凭借JBS结构，p-型区260在反向偏压下，使N-型GaN层220的邻近部分耗尽。从而，大幅减少了肖特基势垒二极管的泄露，改善了击穿性能。
图5表示对于带有如图3所示类似结构的二极管器件，本发明的一个可选实施例的另一种肖特基二极管200″的剖面图。唯一的区别在于，终止区具有不同的结构。终止区包括形成在器件边缘处的p-型保护环250，在沟槽中带有再生外延层。终止区还包括设置在阳极电极240附近的GaN层220上方的场板270，而且部分终止区覆盖在P-型保护环250上。场板270有助于进一步降低边缘处的电场拥挤，改善了击穿性能。
图6A至6F为一系列表示如图4所示本发明所述的基于GaN的二极管制备工艺的步骤。图6A表示生长氮化镓半导体外延层210的过程，该外延层210在绝缘衬底(没有表示出)上方，作为一个高掺杂的N++GaN层，在高掺杂层210上方有一个N-型GaN层220。在图6B中，使用了一个再生掩膜层215。该掩膜层215可以形成为一层SiOx、SiNx、Al2O3、AIN或自旋玻璃层等。在图6C中，利用带掩膜225的光刻过程，形成保护环图案。然后，根据GaN层220中的图案，对保护环沟槽250-T进行刻蚀。如果需要JBS结构，可以在此时，通过与保护环相同的刻蚀过程或者一个单独的刻蚀过程，在肖特基金属下方形成JBS p-型结构的JBS沟槽。在图6D中，除去用于光刻图案的掩膜225，利用金属-有机化学气相沉积(MOCVD)，在沟槽250-T中生长外延的P-型GaN 250-E，并形成P-型外延层GaN层250。如果制成了JBS结构，那么可以同时用P-型外延的GaN填充JBS沟槽。在图6E中，除去再生掩膜215，利用化学机械平整化(CMP)过程，通过抛光并除去保护环沟槽250-T顶面上溢出的P-型外延层250，使顶面平整。在图6F中，利用标准工艺，形成阳极电极240和阴极电极230，完成二极管器件200的制备过程。阳极电极240可以是一种肖特基金属，在器件的主区域中形成一个肖特基二极管，同时在器件的***形成保护环250。通过刻蚀掉台面结构周围一直向下到N++GaN层210的N-型GaN层220，形成N-型GaN层220的台面结构形状。该步骤在形成保护环图案之前或之后进行均可。
依据附图以及以上说明，本发明还提出了一种用于制备设置在半导体衬底中的基于镓的半导体功率器件的方法。该方法包括在半导体功率器件的***区域打开至少一个沟槽，并在沟槽中生长一个基于掺杂的氮化镓的外延层，起保护环的作用，构成基于镓的半导体功率器件的终止结构。在另一个实施例中，该方法还包括在半导体功率器件的主区域中形成一个肖特基二极管，并在沟槽中生长一个P-型基于氮化镓的外延层，以便形成保护环，作为P-型保护环。在另一个实施例中，该方法还包括在半导体功率器件中刻蚀多个结势垒肖特基(JBS)沟槽，并在JBS沟槽中生长一个基于掺杂的氮化镓的外延层，起P-型JBS结构的作用。在另一个实施例中，该方法还包括在沟槽中生长基于氮化镓的外延层之后，平整基于掺杂的氮化镓的外延层顶面。在另一个实施例中，在沟槽中生长基于掺杂的镓的外延层还包括，在沟槽中生长一个P-型基于氮化镓的外延层。在另一个实施例中，该方法还包括在外延生长的N++GaN层上方，生长一个N-型GaN层；将阳极电连接到N型GaN层，阴极电连接到N++GaN层，起基于镓的二极管的作用；其中在***区域中打开沟槽是指，在N-型GaN层的***区域中打开沟槽，并用P-型基于氮化镓的半导体层填充在沟槽中，起基于氮化镓二极管的保护环的作用。在另一个实施例中，该方法还包括在外延生长的N++GaN层上方，生长一个N-型GaN层；在N型GaN层上方沉积一个肖特基金属层，并将阴极电连接到N++GaN层，起基于氮化镓的二极管保护环的作用。在另一个实施例中，该方法还包括在外延生长的N++GaN层上方，外延生长一个N-型GaN层；在N型GaN层上方沉积一个肖特基金属层，并将阴极电连接到N++GaN层；其中在***区域中打开沟槽是指，在N-型GaN层的***区域中打开沟槽，并在将要放置肖特基金属层的位置下面的N型GaN层的中间部分中，打开多个结势垒肖特基(JBS)沟槽，用P-型基于氮化镓的半导体层外延填充在沟槽和JBS沟槽中，然后在JBS沟槽上方形成一个肖特基金属层；其中在肖特基金属层下面，用P-型基于氮化镓的半导体层填充的JBS沟槽，起一部分结势垒肖特基(JBS)二极管的作用，用基于氮化镓的半导体层填充的在***区域中的沟槽，起JBS二极管的保护环的作用。在另一个实施例中，该方法还包括在终止结构的至少一部分保护环上方，设置一个场板。在另一个实施例中，该方法还包括在一个外延生长的基于镓的第二半导体层上方，生长一个基于镓的第一半导体层，基于镓的第二半导体层的掺杂浓度不同于基于镓的第一半导体层的掺杂浓度；将阳极电连接到基于镓的第一半导体层，阴极电连接到基于镓的第二半导体层，起基于镓的二极管的作用；其中在***区域中打开沟槽是指，在基于镓的第一半导体层的***区域中打开沟槽，并用P-型基于镓的半导体层填充沟槽，以起到基于镓的二极管保护环的作用。在另一个实施例中，该方法还包括在外延生长的基于镓的第二半导体层上方，外延生长一个基于镓的第一半导体层，基于镓的第二半导体层的掺杂浓度不同于基于镓的第一半导体层的掺杂浓度；在基于镓的第一半导体层上方沉积一个肖特基金属层，并将阴极电连接到基于镓的第二半导体层，以起到基于镓的肖特基二极管的作用；其中在***区域中打开沟槽是指，在基于镓的第一半导体层的***区域中打开沟槽，并用P-型基于镓的半导体层外延填充在沟槽中，以起到基于镓的二极管保护环的作用。在另一个实施例中，该方法还包括在外延生长的基于镓的第二半导体层上方，外延生长一个基于镓的第一半导体层，基于镓的第二半导体层的掺杂浓度不同于基于镓的第一半导体层的掺杂浓度；在基于镓的第一半导体层上方沉积一个肖特基金属层，并将阴极电连接到基于镓的第二半导体层，以起到基于镓的肖特基二极管的作用；其中在***区域中打开沟槽是指，在基于镓的第一半导体层的***区域中打开沟槽，并在基于镓的第一半导体层的中间部分中打开多个结势垒肖特基(JBS)沟槽，用P-型基于镓的半导体层填充在沟槽和JBS沟槽中，然后在JBS沟槽上方形成一个肖特基金属层；其中在肖特基金属层下面，用P-型基于镓的半导体层填充的JBS沟槽，起一部分结势垒肖特基(JBS)二极管的作用，用基于镓的半导体层填充的在***区域中的沟槽，起JBS二极管的保护环的作用。
尽管已经就现有的较佳实施例对本发明做了说明，但应理解这些内容并不应作为局限。阅读上述说明后，各种变化和修正对于本领域的技术人员而言无疑将显而易见。因此，因此，所附的权利要求书应看做是涵盖本发明真实意图和范围内的全部变化和修正。
Claims (21)
1.一种基于氮化镓的半导体功率器件，其特征在于，包括：
一个设置在所述的半导体功率器件的***区域中的终止区，它是由一个具有至少一个保护环的终止结构构成的，保护环设置在用基于镓的P-型外延层填充的沟槽中。
2.如权利要求1所述的基于氮化镓的半导体功率器件，其特征在于，还包括：
一个设置在所述的半导体器件的主区域中的肖特基二极管。
3.如权利要求1所述的基于氮化镓的半导体功率器件，其特征在于，还包括：
一个设置在N++氮化镓层上方的N-型氮化镓层，其阳极电连接到N型氮化镓层，阴极电连接到N++氮化镓层，形成基于镓的二极管，其中所述的终止结构是由设置在所述的N-型氮化镓层的***区域上的P-型氮化镓层填充的沟槽构成的。
4.如权利要求1所述的基于氮化镓的半导体功率器件，其特征在于，还包括：
一个设置在N++氮化镓层上方的N-型氮化镓层，一个肖特基金属层设置在N型氮化镓层上方，一个阴极电连接到N++氮化镓层，形成基于镓的肖特基二极管，其中所述的终止结构设置在所述的N型氮化镓层的***区域上。
5.如权利要求1所述的基于氮化镓的半导体功率器件，其特征在于，还包括：
一个设置在N++氮化镓层上方的N-型氮化镓层，一个肖特基金属层设置在N型氮化镓层上方，一个阴极电连接到N++氮化镓层；以及
开在所述的氮化镓型层中在所述的肖特基金属层下面的多个沟槽，所述的多个沟槽用基于镓的P-型外延层填充，形成基于镓的结势垒肖特基二极管，其中所述的终止结构设置在所述的N型氮化镓层的***区域上。
6.如权利要求1所述的基于氮化镓的半导体功率器件，其特征在于，其中：
所述的终止结构还包括一个设置在一部分所述的保护环上方的场板。
7.如权利要求1所述的基于氮化镓的半导体功率器件，其特征在于，还包括：
一个具有第一掺杂浓度的基于镓的第一半导体层，设置在掺杂浓度不同的一个基于镓的第二半导体层上方，一个阳极电连接到基于镓的第一层，一个阴极电连接到基于镓的第二半导体层，形成基于镓的二极管，其中所述的终止结构是由设置在所述的基于镓的第一半导体层的***区域上的，用基于镓的P-型半导体层填充的沟槽构成的。
8.如权利要求1所述的基于氮化镓的半导体功率器件，其特征在于，还包括：
一个具有第一掺杂浓度的基于镓的第一半导体层，设置在掺杂浓度不同的一个基于镓的第二半导体层上方，一个肖特基金属层设置在基于镓的第一半导体层上方，一个阴极电连接到基于镓的第二半导体层，形成基于镓的肖特基二极管，其中所述的终止结构是由设置在所述的基于镓的第一半导体层的***区域上，用基于镓的P-型半导体层填充的沟槽构成。
9.如权利要求1所述的基于氮化镓的半导体功率器件，其特征在于，还包括：
一个具有第一掺杂浓度的基于镓的第一半导体层，设置在掺杂浓度不同的一个基于镓的第二半导体层上方，一个其肖特基金属层设置在基于镓的第一半导体层上方，一个阴极电连接到基于镓的第二半导体层；以及
开在所述的基于镓的第一半导体层中在所述的肖特基金属层下面的多个沟槽，用基于镓的P-型外延层填充，形成基于镓的结势垒肖特基二极管，其中所述的终止结构设置在所述的基于镓的第一半导体层的***区域上。
10.一种用于制备设置在半导体衬底中的基于氮化镓的半导体功率器件的方法，其特征在于，包括：
在半导体功率器件的***区域打开至少一个沟槽，并在沟槽中生长一个基于氮化镓的掺杂外延层，起保护环的作用，构成基于镓的半导体功率器件的终止结构。
11.如权利要求10所述的方法，其特征在于，还包括：
在半导体功率器件的主区域中形成一个肖特基二极管，并在沟槽中生长一个基于氮化镓的P-型外延层，形成P-型保护环。
12.如权利要求11所述的方法，其特征在于，还包括：
在半导体功率器件中刻蚀多个结势垒肖特基沟槽，并在结势垒肖特基沟槽中生长一个基于氮化镓的掺杂的外延层，起结势垒肖特基P-型结构的作用。
13.如权利要求10所述的方法，其特征在于，还包括：
在沟槽中生长基于氮化镓的外延层之后，平整基于氮化镓的掺杂外延层的顶面。
14.如权利要求10所述的方法，其特征在于，其中：
所述的在沟槽中生长基于镓的掺杂的外延层包括，在沟槽中生长一个基于氮化镓的P-型外延层。
15.如权利要求10所述的方法，其特征在于，还包括：
在外延生长的N++氮化镓层上方，生长一个N-型氮化镓层；
将一个阳极电连接到N型氮化镓层，一个阴极电连接到N++氮化镓层，形成基于镓的二极管；其中
所述的在***区域中打开沟槽的步骤是在所述的N-型氮化镓层的***区域中打开沟槽，并用基于氮化镓的P-型半导体层填充在所述的沟槽中，形成基于氮化镓二极管的保护环。
16.如权利要求10所述的方法，其特征在于，还包括：
在外延生长的N++氮化镓层上方，外延生长一个N-型氮化镓层；
在N型氮化镓层上方沉积一个肖特基金属层，并将一个阴极电连接到N++氮化镓层，形成基于氮化镓的二极管保护环；其中
所述的在***区域中打开沟槽的步骤是在所述的肖特基区域周围的N-型氮化镓层的***区域中打开沟槽，并用基于氮化镓的P-型半导体外延层填充在所述的沟槽中，形成基于氮化镓的二极管保护环。
17.如权利要求10所述的方法，其特征在于，还包括：
在外延生长的N++氮化镓层上方，外延生长一个N-型氮化镓层；
在N型氮化镓层上方沉积一个肖特基金属层，并将阴极电连接到N++氮化镓层；其中
所述的在***区域中打开沟槽的步骤是在所述的N-型氮化镓层的***区域中打开沟槽，并在将要设置肖特基金属层的位置的下面的N型氮化镓层的中间部分中，打开多个结势垒肖特基沟槽，用基于氮化镓的P-型半导体层外延填充在所述的沟槽和结势垒肖特基沟槽中，然后在所述的结势垒肖特基沟槽上方形成一个肖特基金属层；在所述的肖特基金属层下面，用基于氮化镓的P-型半导体层填充的所述的结势垒肖特基沟槽形成一个结势垒肖特基二极管的一部分，用基于氮化镓的半导体层填充的在***区域中所述的沟槽，形成所述的结势垒肖特基二极管的保护环。
18.如权利要求10所述的方法，其特征在于，还包括：
在所述的终止结构的至少一部分保护环上方，设置一个场板。
19.如权利要求10所述的方法，其特征在于，还包括：
在一个外延生长的基于镓的第二半导体层上方，外延生长一个基于镓的第一半导体层，基于镓的第二半导体层的掺杂浓度不同于基于镓的第一半导体层的掺杂浓度；
将阳极电连接到基于镓的第一半导体层，阴极电连接到基于镓的第二半导体层，形成基于镓的二极管；其中
所述的在***区域中打开沟槽的步骤是在所述的基于镓的第一半导体层的***区域中打开沟槽，并用基于镓的P-型半导体层填充所述的沟槽，以形成基于镓的二极管保护环。
20.如权利要求10所述的方法，其特征在于，还包括：
在外延生长的基于镓的第二半导体层上方，外延生长一个基于镓的第一半导体层，基于镓的第二半导体层的掺杂浓度不同于基于镓的第一半导体层的掺杂浓度；
在基于镓的第一半导体层上方沉积一个肖特基金属层，并将阴极电连接到基于镓的第二半导体层，以形成基于镓的肖特基二极管；其中
所述的在***区域中打开沟槽的步骤是在所述的基于镓的第一半导体层的***区域中打开沟槽，并用基于镓的P-型半导体层外延填充在所述的沟槽中，以形成基于镓的二极管保护环。
21.如权利要求10所述的方法，其特征在于，还包括：
在外延生长的基于镓的第二半导体层上方，外延生长一个基于镓的第一半导体层，基于镓的第二半导体层的掺杂浓度不同于基于镓的第一半导体层的掺杂浓度；
在基于镓的第一半导体层上方沉积一个肖特基金属层，并将阴极电连接到基于镓的第二半导体层，以形成基于镓的肖特基二极管；其中
所述的在***区域中打开沟槽的步骤是在所述的基于镓的第一半导体层的***区域中打开沟槽，并在基于镓的第一半导体层的中间部分中打开多个结势垒肖特基沟槽，用基于镓的P-型半导体层填充在所述的沟槽和结势垒肖特基沟槽中，然后在所述的结势垒肖特基沟槽上方形成一个肖特基金属层；其中在所述的肖特基金属层下面，用基于镓的P-型半导体层填充的所述的结势垒肖特基沟槽，形成一结势垒肖特基二极管的一部分，用基于镓的半导体层填充的在***区域中所述的沟槽，形成所述的结势垒肖特基二极管的保护环。
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102931215A (zh) * | 2011-08-11 | 2013-02-13 | 上海华虹Nec电子有限公司 | 集成有低漏电肖特基二极管的igbt结构及其制备方法 |
| CN103545382A (zh) * | 2013-11-12 | 2014-01-29 | 株洲南车时代电气股份有限公司 | 一种结势垒肖特基二极管及其制作方法 |
| CN103765598A (zh) * | 2011-09-11 | 2014-04-30 | 科锐 | 采用用于边缘终端元件的凹处的边缘终端结构 |
| CN103930974A (zh) * | 2011-10-11 | 2014-07-16 | 阿沃吉有限公司 | 制造GaN混合P-I-N肖特基(MPS)二极管的方法 |
| CN103975438A (zh) * | 2011-12-09 | 2014-08-06 | 阿沃吉有限公司 | 在再生长栅极上具有栅电极和源电极的垂直GaN JFET |
| CN106356398A (zh) * | 2015-07-16 | 2017-01-25 | 张家港意发功率半导体有限公司 | 一种具有特殊耐压环的高压功率器件 |
| CN106449775A (zh) * | 2016-10-31 | 2017-02-22 | 复旦大学 | 一种GaN基混合PIN肖特基二极管及其制备方法 |
| CN106887470A (zh) * | 2017-01-23 | 2017-06-23 | 西安电子科技大学 | Ga2O3肖特基二极管器件结构及其制作方法 |
| CN109478571A (zh) * | 2016-07-26 | 2019-03-15 | 三菱电机株式会社 | 半导体装置及半导体装置的制造方法 |
| CN111837241A (zh) * | 2018-03-06 | 2020-10-27 | Abb电网瑞士股份公司 | 具有自对准场板和台面终端结构的高功率半导体器件及其制造方法 |
| CN112563317A (zh) * | 2019-09-26 | 2021-03-26 | 东南大学 | 氮化镓功率器件及其制造方法 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10170563B2 (en) * | 2009-10-30 | 2019-01-01 | Alpha And Omega Semiconductor Incorporated | Gallium nitride semiconductor device with improved termination scheme |
| US9117739B2 (en) | 2010-03-08 | 2015-08-25 | Cree, Inc. | Semiconductor devices with heterojunction barrier regions and methods of fabricating same |
| US8680587B2 (en) * | 2011-09-11 | 2014-03-25 | Cree, Inc. | Schottky diode |
| US8778788B2 (en) * | 2011-10-11 | 2014-07-15 | Avogy, Inc. | Method of fabricating a gallium nitride merged P-i-N Schottky (MPS) diode |
| US8772901B2 (en) | 2011-11-11 | 2014-07-08 | Alpha And Omega Semiconductor Incorporated | Termination structure for gallium nitride schottky diode |
| US8772144B2 (en) | 2011-11-11 | 2014-07-08 | Alpha And Omega Semiconductor Incorporated | Vertical gallium nitride Schottky diode |
| US8969994B2 (en) * | 2012-08-14 | 2015-03-03 | Avogy, Inc. | Method of fabricating a gallium nitride merged P-i-N Schottky (MPS) diode by regrowth and etch back |
| CN102800717B (zh) * | 2012-08-30 | 2015-04-22 | 中山大学 | 一种pin结构紫外雪崩光电探测器及其制备方法 |
| FR3010228B1 (fr) | 2013-08-30 | 2016-12-30 | St Microelectronics Tours Sas | Procede de traitement d'une couche de nitrure de gallium comportant des dislocations |
| KR20160078023A (ko) * | 2014-12-24 | 2016-07-04 | 삼성전자주식회사 | 디스플레이 제어 장치 및 디스플레이 제어 방법 |
| JP7165322B2 (ja) * | 2018-03-30 | 2022-11-04 | Tdk株式会社 | ショットキーバリアダイオード |
| JP2023079552A (ja) * | 2021-11-29 | 2023-06-08 | Tdk株式会社 | ジャンクションバリアショットキーダイオード |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1661809A (zh) * | 2004-02-24 | 2005-08-31 | 三洋电机株式会社 | 半导体装置及其制造方法 |
| US20060043480A1 (en) * | 2004-09-01 | 2006-03-02 | Kabushiki Kaisha Toshiba | Semiconductor device and fabrication method of the same |
| JP2007311822A (ja) * | 2007-07-23 | 2007-11-29 | Toshiba Corp | ショットキーバリヤダイオード |
| CN101221980A (zh) * | 2007-01-11 | 2008-07-16 | 富士电机电子设备技术株式会社 | 电力半导体装置 |
| JP2008177369A (ja) * | 2007-01-18 | 2008-07-31 | Sumitomo Electric Ind Ltd | ショットキバリアダイオード |
| WO2009116444A1 (ja) * | 2008-03-17 | 2009-09-24 | 三菱電機株式会社 | 半導体装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3455512B2 (ja) * | 1999-11-17 | 2003-10-14 | 日本碍子株式会社 | エピタキシャル成長用基板およびその製造方法 |
| JP2004127968A (ja) * | 2002-09-30 | 2004-04-22 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| US7084475B2 (en) * | 2004-02-17 | 2006-08-01 | Velox Semiconductor Corporation | Lateral conduction Schottky diode with plural mesas |
| US7436039B2 (en) * | 2005-01-06 | 2008-10-14 | Velox Semiconductor Corporation | Gallium nitride semiconductor device |
| WO2006093174A1 (ja) * | 2005-03-04 | 2006-09-08 | Sumitomo Electric Industries, Ltd. | 縦型窒化ガリウム半導体装置およびエピタキシャル基板 |
| JP5056658B2 (ja) * | 2008-08-04 | 2012-10-24 | 住友電気工業株式会社 | ガードリング構造，その形成方法および半導体デバイス |
-
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-
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- 2010-10-28 CN CN2010105357040A patent/CN102074587A/zh active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1661809A (zh) * | 2004-02-24 | 2005-08-31 | 三洋电机株式会社 | 半导体装置及其制造方法 |
| US20050194610A1 (en) * | 2004-02-24 | 2005-09-08 | Sanyo Electric Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US20060043480A1 (en) * | 2004-09-01 | 2006-03-02 | Kabushiki Kaisha Toshiba | Semiconductor device and fabrication method of the same |
| CN101221980A (zh) * | 2007-01-11 | 2008-07-16 | 富士电机电子设备技术株式会社 | 电力半导体装置 |
| JP2008177369A (ja) * | 2007-01-18 | 2008-07-31 | Sumitomo Electric Ind Ltd | ショットキバリアダイオード |
| JP2007311822A (ja) * | 2007-07-23 | 2007-11-29 | Toshiba Corp | ショットキーバリヤダイオード |
| WO2009116444A1 (ja) * | 2008-03-17 | 2009-09-24 | 三菱電機株式会社 | 半導体装置 |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102931215A (zh) * | 2011-08-11 | 2013-02-13 | 上海华虹Nec电子有限公司 | 集成有低漏电肖特基二极管的igbt结构及其制备方法 |
| CN103765598A (zh) * | 2011-09-11 | 2014-04-30 | 科锐 | 采用用于边缘终端元件的凹处的边缘终端结构 |
| CN103765598B (zh) * | 2011-09-11 | 2017-11-17 | 科锐 | 采用用于边缘终端元件的凹处的边缘终端结构 |
| CN103930974A (zh) * | 2011-10-11 | 2014-07-16 | 阿沃吉有限公司 | 制造GaN混合P-I-N肖特基(MPS)二极管的方法 |
| US9318619B2 (en) | 2011-10-11 | 2016-04-19 | Avogy, Inc. | Vertical gallium nitride JFET with gate and source electrodes on regrown gate |
| CN103975438A (zh) * | 2011-12-09 | 2014-08-06 | 阿沃吉有限公司 | 在再生长栅极上具有栅电极和源电极的垂直GaN JFET |
| CN103545382A (zh) * | 2013-11-12 | 2014-01-29 | 株洲南车时代电气股份有限公司 | 一种结势垒肖特基二极管及其制作方法 |
| CN106356398A (zh) * | 2015-07-16 | 2017-01-25 | 张家港意发功率半导体有限公司 | 一种具有特殊耐压环的高压功率器件 |
| CN109478571B (zh) * | 2016-07-26 | 2022-02-25 | 三菱电机株式会社 | 半导体装置及半导体装置的制造方法 |
| CN109478571A (zh) * | 2016-07-26 | 2019-03-15 | 三菱电机株式会社 | 半导体装置及半导体装置的制造方法 |
| CN106449775A (zh) * | 2016-10-31 | 2017-02-22 | 复旦大学 | 一种GaN基混合PIN肖特基二极管及其制备方法 |
| CN106887470A (zh) * | 2017-01-23 | 2017-06-23 | 西安电子科技大学 | Ga2O3肖特基二极管器件结构及其制作方法 |
| CN106887470B (zh) * | 2017-01-23 | 2019-07-16 | 西安电子科技大学 | Ga2O3肖特基二极管器件结构及其制作方法 |
| CN111837241A (zh) * | 2018-03-06 | 2020-10-27 | Abb电网瑞士股份公司 | 具有自对准场板和台面终端结构的高功率半导体器件及其制造方法 |
| CN111837241B (zh) * | 2018-03-06 | 2023-03-28 | 日立能源瑞士股份公司 | 功率半导体器件及其制造方法 |
| US11888037B2 (en) | 2018-03-06 | 2024-01-30 | Hitachi Energy Ltd | Self-aligned field plate mesa FPM SiC schottky barrier diode |
| CN112563317A (zh) * | 2019-09-26 | 2021-03-26 | 东南大学 | 氮化镓功率器件及其制造方法 |
| CN112563317B (zh) * | 2019-09-26 | 2022-03-08 | 东南大学 | 氮化镓功率器件及其制造方法 |
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