CN102035530A

CN102035530A - 用于高性能vlsi的最优保持管多米诺电路

Info

Publication number: CN102035530A
Application number: CN 201010515484
Authority: CN
Inventors: 汪金辉; 吴武臣; 侯立刚; 宫娜; 耿淑琴; 张旺; 袁颖
Original assignee: Beijing University of Technology
Current assignee: Beijing University of Technology
Priority date: 2010-10-15
Filing date: 2010-10-15
Publication date: 2011-04-27

Abstract

本发明涉及一种用于高性能VLSI的最优保持管多米诺电路，即在多米诺电路中，应用最优保持管技术，通过调节保持管的衬底电压和电源电压，实现动态功耗、漏电流、噪声容限、电路延迟和抗工艺浮动系数等多个重要参数的均衡，从而使多米诺电路达到最优化的综合性能。其中保持管的电源电压和衬底电压分别为V_ddL和V_b，除保持管外其余PMOS管的电源电压和衬底电压都为V_dd，电路中所有NOMS管的衬底电压为地电压Gnd，电压的大小关系为：Gnd＜V_b＜V_ddL＜V_dd。

Description

用于高性能VLSI的最优保持管多米诺电路

技术领域

本发明涉及一种低功耗电路，具体来说是一种应用最优保持管技术的低功耗多米诺电路，属于集成电路应用领域。

背景技术

多米诺电路以其速度快、面积小的优良特性，被广泛应用于处理器的关键路径部分和存储器中，是高性能处理器和存储器最主流的动态逻辑电路。标准的多米诺电路是CMOS电路的一个重要分支，它是由一组NMOS管构成的动态逻辑块串上一个静态反相器构成，如图1所示。电路的工作原理如下：当时钟信号CLK＝0时，为电路的预充阶段，此时预充PMOS管P1处于导通状态，动态结点被预充至高电平V_dd，与其串接的静态反相器的输出为低电平；当CLK＝1时，为电路的求值阶段，这时P1截止，动态结点视NMOS下拉网络(PDN)的输入信号有条件地放电：如果NMOS管逻辑块存在从动态结点到地的直流通路，那么动态结点对地放电至低电平，输出端上升为高电平；否则动态结点保持高电平值V_dd，直到下一周期。

在传统的多米诺电路中，所有PMOS管的衬底接电源电压，所有NMOS管的衬底接地电压。

在多米诺电路中，保持管对电路动态结点保持正确的逻辑电平状态起着至关重要的作用。在电路的预充阶段，如图2所示，保持管导通，产生上拉电流，从而提高了动态结点的抗噪声(包括下拉网络中的漏电流)能力，使动态结点保持在高电平，显然，保持管的尺寸越大，上拉电流越大，电路的噪声容限越大；在电路的求值阶段，如图3所示，如果存在动态结点到地电压的通路，动态结点将被下拉为低电平，此时下拉网络中的求值电流与保持管的上拉电流竞争，因此，保持管的上拉电流也称为竞争电流，显然，保持管的尺寸越大，竞争电流越大，电路的求值速度越慢。而且，保持管越大，电路消耗的功耗越大。因此，较大尺寸的保持管有效的提高了多米诺电路的抗噪声能力，但是同时增大了电路的功耗，并降低了电路的速度。另外，随着集成电路工艺发展到深亚微米，工艺浮动参数对电路的影响越来越大。因此，实现动态功耗、漏电流、噪声容限、电路延迟和抗工艺浮动系数等多个重要参数的均衡，从而使多米诺电路达到最优化的综合性能是多米诺电路应用的关键。

发明内容

本发明的目的是应用最优保持管技术，从而有效的降低多米诺电路的功耗，提高电路的性能。

用于高性能VLSI的最优保持管多米诺电路，包括输入信号端，输出信号端，时钟信号端，预充管，保持管，时钟管，输出静态反相器和下拉网络(PDN)，其中保持管的电源电压和衬底电压分别为V_ddL和V_b，除保持管外其余PMOS管的电源电压和衬底电压都为V_dd，电路中所有NOMS管的衬底电压为地电压Gnd，电压的大小关系为：Gnd＜V_b＜V_ddL＜V_dd。

上述用于高性能VLSI的最优保持管多米诺电路中，保持管的电源电压和衬底电压V_ddL和V_b可以调节，以更好的均衡功耗，延迟时间和噪声容限等电路参数，定义系数OP作为衡量多米诺电路综合性能的指标。

OP = \frac{Power * Delay}{Noise_immunity} = \frac{PDP}{Noise_immunity}

其中，Power为电路的功耗，Delay为电路的延迟，Noise_immunity为电路的噪声容限，PDP为电路的功耗延迟积。当OP最小时，电路的综合性能最优。

上述的用于高性能VLSI的最优保持管多米诺电路的下拉(PDN)网络，可以是任何逻辑门，如：或门，与门，同或门或者异或门。

上述用于高性能VLSI的最优保持管多米诺电路可以省去掉时钟管，即下拉网络(PDN)直接接地。

对于多级多米诺电路，最优保持管技术可以应用于每一级多米诺电路。

与传统的多米诺电路相比，本发明可以取得如下有益效果：

在多米诺电路中，保持管对电路动态结点保持正确的逻辑电平状态起着至关重要的作用。较大尺寸的保持管有效的提高了多米诺电路的抗噪声能力，但是同时增大了电路的功耗，并降低了电路的速度。另外，工艺浮动参数对多米诺电路的影响越来越大。因此，采用最优保持管技术，实现了动态功耗、漏电流、噪声容限、电路延迟和抗工艺浮动系数等综合参数的最优。

附图说明：

图1标准的多米诺电路示意图；

图2预充阶段多米诺电路示意图；

图3求值阶段多米诺电路示意图；

图4最优保持管多米诺或门示意图；

图5多米诺或门的OP值分布图；

图6去掉时钟管的用于高性能VLSI的最优保持管多米诺电路示意图。

具体实施方式

下面结合附图和实施例对于本发明作进一步的说明。

本实施例将最优保持管技术应用于多米诺或门。

如图4所示为最优保持管多米诺或门，它由几部分组成：

输入信号端，输出信号端，时钟信号端，预充管，保持管，时钟管，输出静态反相器和下拉网络(PDN)，其中保持管的电源电压和衬底电压分别为V_ddL和V_b，除保持管外其余PMOS管的电源电压和衬底电压都为V_dd，电路中所有NOMS管的衬底电压为地电压Gnd，电压的大小关系为：Gnd＜V_b＜V_ddL＜V_dd。

低电源电压保持管具有两个重要作用：第一，低电源电压可以有效的降低保持管的动态功耗和漏功耗；第二，在多诺电路的求值阶段，由于保持管为低电源电压，竞争电流将相应的减小，从而提高了动态结点的下拉速度，减小了电路的延迟。

但是降低保持管的电源电压也将带来严重的问题：在多米诺电路的求值阶段，如果不存在动态结点到地电压的通路，动态结点仍需要通过保持管来保持高电平。但保持管的竞争电流随着电源电压的降低而减小，从而削弱了保持作用，造成动态结点和输出产生不必要的电压浮动，导致电容的充放电，从而部分抵销了低电源电压技术对功耗的降低作用。

衬底偏置保持管技术具有与低电源电压保持管技术相反的效果。在多诺电路的求值阶段，如果存在动态结点到地电压的通路，动态结点下拉为地电平时，由于衬底偏置技术，保持管的竞争电流相应的增大，增加了电路的延迟；如果不存在动态结点到地电压的通路，动态结点仍保持高电平时，保持管的电流因阈值电压的减小而增大，加强了保持作用，增加了电路的噪声容限。但由于衬底偏置技术的使用，亚阈值漏电流也随之增大，从而增大了保持管的漏功耗。

由以上分析可以看出，低电源电压保持管降低了电路的功耗，提高了电路的速度，但降低了电路的抗噪声能力；衬底偏置保持管提高了电路的抗噪声能力，但增大了电路的功耗和延迟。因此，如果综合应用两项技术来设计低电源电压衬底偏置保持管多米诺电路，并调节保持管的尺寸，将可以得到综合性能最优的多米诺电路，这就是最优保持管技术。另外，衬底偏置技术还能够补偿工艺参数浮动对保持管的影响。

图5为多米诺或门的OP值分布图，当OP最小时，电路具有最佳的综合性能。如图所示，V_ddl变化范围为0.7V到0.8V，V_b的变化范围为0.1V到0.8V。从图中可以看出，当V_ddl＝0.74V，V_b＝0.6V时，OP的值最小，

由此可以看出，最优保持管技术有效的提高了多米诺电路的综合性能。

另外，上述的用于高性能VLSI的最优保持管多米诺电路的下拉(PDN)网络，可以是任何逻辑门，如：或门，与门，同或门或者异或门。

上述用于高性能VLSI的最优保持管多米诺电路可以省去掉时钟管，即下拉网络(PDN)直接接地，如图6所以。

Claims

1.用于高性能VLSI的最优保持管多米诺电路，包括输入信号端，输出信号端，时钟信号端，预充管，保持管，时钟管，输出静态反相器和下拉网络(PDN)，其中保持管的电源电压和衬底电压分别为V_ddL和V_b，除保持管外其余PMOS管的电源电压和衬底电压都为V_dd，电路中所有NOMS管的衬底电压为地电压Gnd，电压的大小关系为：Gnd＜V_b＜V_ddL＜V_dd。

2.根据权利要求1所述的用于高性能VLSI的最优保持管多米诺电路，其特征在于：保持管的电源电压和衬底电压V_ddL和V_b可以调节，以更好的均衡功耗，延迟时间和噪声容限等电路参数，定义系数OP作为衡量多米诺电路综合性能的指标。

OP = \frac{Power * Delay}{Noise_immunity} = \frac{PDP}{Noise_immunity}

3.根据权利要求1所述的用于高性能VLSI的最优保持管多米诺电路，其特征在于：下拉(PDN)网络，可以是任何逻辑门，如：或门，与门，同或门或者异或门。

4.根据权利要求1所述的用于高性能VLSI的最优保持管多米诺电路，其特征在于：可以省去掉时钟管，即下拉网络(PDN)直接接地。

5.根据权利要求1所述的用于高性能VLSI的最优保持管多米诺电路，其特征在于：对于多级多米诺电路，最优保持管技术可以应用于每一级多米诺电路。