CN103873043B

CN103873043B - 基于时钟抽取偏置电压技术的高性能多米诺电路设计

Info

Publication number: CN103873043B
Application number: CN201410097533.6A
Authority: CN
Inventors: 汪金辉; 杨泽重; 侯立刚; 宫娜; 王莉娜
Original assignee: Beijing University of Technology
Current assignee: Beijing University of Technology
Priority date: 2014-03-14
Filing date: 2014-03-14
Publication date: 2017-07-14
Anticipated expiration: 2034-03-14
Also published as: CN103873043A

Abstract

本发明涉及一种基于时钟抽取偏置电压技术的高性能多米诺电路设计，属于集成电路设计领域，尤其涉及一种SRAM的位线电路设计；本发明通过多米诺延迟单元中适当位置中抽取出时钟信号，并将该信号进行处理，接入动态逻辑电路中保持管衬底中。由于可以有效地减少竞争电流的产生，所以获得了较快的响应速度和较低的功耗，同时又获得了较强的抗工艺浮动性和抗噪声干扰性。该发明具有较低的设计复杂度且一定程度上减小了版图的面积。

Description

基于时钟抽取偏置电压技术的高性能多米诺电路设计

技术领域

本发明涉及一种多米诺电路，属于集成电路设计领域，尤其涉及一种SRAM的位线电路设计。

背景技术

随着集成电路的发展，微处理器已经广泛应用于各种高端电子设备中。片上存储器(寄存器堆，缓冲存储器等)作为微处理器中数据读取的关键路径，制约着微处理器的发展。因此，减小访存延时成为提高存储器乃至微处理器性能的关键。多米诺电路所特有的运算速度快的特点切合了片上存储器的设计需求，设计者通常将高扇入的多米诺电路使用在存储器的局部位线(LBL)和全局位线(GBL)中。然而对于位线的设计仍具有三大挑战：1.位线功耗占整个存储器功耗的70％以上，过大的位线功耗将带来成本、可靠性、散热等一系列问题。2.由于“存储墙”问题愈发严重，进一步减小访存延时是片上存储器广泛应用的关键。3.由于半导体工艺的特征尺寸不断减小，工艺浮动会对芯片的良率产生一定的负面影响，设计出抗工艺浮动的位线是当今高性能存储器的要求之一。

如图1所示，传统Footless型多米诺电路包括三大部分：第一级动态逻辑电路、第二级动态逻辑电路以及两级动态逻辑电路之间的延时单元；在第一级动态逻辑电路中有预充PMOS晶体管Mp0、保持PMOS晶体管Mk0和下拉网络PDN0以及一个反相器invA。Mp0的源极接电源，漏极接动态节点0，衬底接电源，栅极接时钟信号CLK0。Mk0的源极接电源，漏极接动态节点0，衬底接电源，栅极接invA的输出。由若干NMOS管组成PDN0，PDN0的漏极接动态节点0，源极接地，衬底接地，栅极接相关输入信号。invA的输入接动态节点0，输出接Mk0的栅极，同时invA的输出为第一级动态逻辑电路的输出OUT0；在第二级动态逻辑电路中有预充PMOS晶体管Mp1、保持PMOS晶体管Mk1和下拉网络PDN1以及一个反相器invB。Mp1的源极接电源，漏极接动态节点1，衬底接电源，栅极接时钟信号CLK1。Mk1的源极接电源，漏极接动态节点1，衬底接电源，栅极接invB的输出。由若干NMOS管组成PDN1，PDN1的漏极接动态节点1，源极接地，衬底接地，栅极接OUT0以及其他信号。invB的输入接动态节点1，输出接Mk1的栅极，同时反相器的输出为第二级动态逻辑电路的输出OUT1；为满足第一级和第二级动态逻辑电路时钟的时序关系所以需要时钟延时单元。时钟延时单元由N个反相器组成，N由动态逻辑电路的延迟要求决定。时钟延时单元的输入为CLK0，CLK0接一个inv1的输入，inv1的输出接inv2的输入，inv2的输出接inv3的输入……N个反相器依次连到直到invN，invN的输出接CLK1。

对于第一级动态逻辑电路当时钟信号CLK0为低电平时，此时电路处于预充阶段，Mp0处于导通状态，动态节点0被预充到高电平，反相器输出为低电平，Mk0为导通状态，可以持续为动态节点0供电；当CLK0为高电平时，此时电路处于求值阶段，此时Mp0处于截止状态，根据下拉网络的导通与否有条件地放电：当下拉网络导通时，将动态节点0放电至低电平，反相器输出高电平，保持管截止；否则动态节点0由保持管保持高电平。在求值期间，下拉网络导通时，动态节点0的电压由高电平放电至低电平的过程中，当动态节点0电压低于电源电压高于反相器的翻转阈值时，反相器输出低电平，Mk0依然处于导通状态，这将持续给动态节点0供电，这样便会形成一个电流竞争，这就会影响下拉的速度也会增加不必要的功耗。直到动态节点0电压低于反相器的翻转阈值时，Mk0才逐渐关闭，减小对下拉过程造成的负面影响。由于一些特定设计中，需要增加多米诺电路的抗噪声干扰性，所以加大了保持管的尺寸，这使得保持管的负面影响变得更加不可忽视。

发明内容

本发明的目的在于提供了一种基于时钟抽取偏置电压技术的高性能多米诺电路。该电路具响应速度快、功耗较低、良好的抗工艺浮动性能、较好的抗噪声干扰性，优化了版图面积，同时具有较低的设计复杂度。

为实现上述目的，本发明为基于时钟抽取偏置电压技术的高性能Footless型多米诺电路。如图2该多米诺电路包括三大部分：第一级动态逻辑电路、第二级动态逻辑电路以及两级动态逻辑电路之间的延时单元。

在第一级动态逻辑电路中有预充PMOS晶体管Mp0、保持PMOS晶体管Mhk0和下拉网络PDN0以及反相器invA；Mp0的源极接电源，漏极接动态节点0，衬底接电源，栅极接时钟信号CLK0；Mhk0的源极接电源，漏极接动态节点0，衬底接偏置电压信号Vbk，栅极接invA的输出；由若干NMOS管组成PDN0，PDN0的漏极接动态节点0，源极接地，衬底接地，栅极接相关输入信号；invA的输入接动态节点0，输出接Mhk0的栅极，同时invA的输出为第一级动态逻辑电路的输出OUT0；当Mp0为正常阈值PMOS管时，Mhk0为高阈值PMOS管；当Mp0为低阈值PMOS管时，Mhk0为正常阈值或者高阈值PMOS管。

在第二级动态逻辑电路中有预充PMOS晶体管Mp1、保持PMOS晶体管Mk1和下拉网络PDN1以及反相器invB；Mp1的源极接电源，漏极接动态节点1，衬底接电源，栅极接时钟信号CLK1；Mk1的源极接电源，漏极接动态节点1，衬底接电源，栅极接invB的输出；由若干NMOS管组成PDN1，PDN1的漏极接动态节点1，源极接地，衬底接地，栅极接OUT0以及Mhk0的基极；invB的输入接动态节点1，输出接Mk1的栅极，同时反相器的输出为第二级动态逻辑电路的输出OUT1。

为满足第一级和第二级动态逻辑电路时钟的时序关系所以需要时钟延时单元。时钟延时单元由反相器inv1、inv2、inv3…invM…invN(其中1、2、3…M…N为连续的N个自然数)和反相器invX(X>N)以及PMOS管Ma组成；N由动态逻辑电路的延迟要求决定；时钟延时单元的输入为CLK0，CLK0接inv1的输入，inv1的输出接inv2的输入，inv2的输出接inv3的输入……N个反相器依次连到直到invN，invN的输出接CLK1；invM的输出接到invX的输入，invX的输出接PMOS管Ma的源极；Ma的栅极接地，Ma的衬底接电源，Ma的漏极输出即为Vbk，将Ma的漏极接到Mhk0的衬底。其中invM为inv1、inv2、inv3……invN中的某一反相器1≤M≤N；因此Vbk为周期与CLK0一致，摆幅从Vdd到Vtma，Vtma表示PMOS管Ma的阈值电压。

选择适当的invM需要满足如图3的Vbk和CLK0、动态节点0的关系：Vbk0和CLK0具有相同的周期。Vbk满足在求值的开始阶段为高电平。进入求值阶段后，当下拉网络PDN0导通时，动态节点0逐渐放电至低电平，当动态节点0放电完毕时Vbk开始由Vdd下降直到Vtma(Vtma为Ma的阈值电压的绝对值)。需要注意的是Vbk和CLK0的时序关系与下拉网络的导通情况无关。

附图说明

图1为传统Footless型多米诺电路结构示意图。

图2为基于时钟抽取偏置电压技术的Footless型多米诺电路结构示意图。

图3为CLK0、动态节点0和Vbk的时序关系示意图。

图4为基于时钟抽取偏置电压技术的Footed型多米诺电路结构示意图。

图5为两级动态逻辑电路都经过基于时钟抽取偏置电压技术优化的多米诺电路结构示意图。

图6a为传统正常阈值的64*16bit的SRAM的局部位线电路图。

图6b为传统正常阈值的64*16bit的SRAM的延迟单元结构示意图。

图7a为基于正常阈值采用时钟抽取偏置电压技术的64*16bit的SRAM局部位线电路图。

图7b为时钟抽取偏置电压技术的SRAM位线的延迟单元。

图8为时钟抽取偏置电压技术的SRAM的局部位线、全局位线、延迟单元的连接关系示意图。

具体实施方式

以下将结合附图对本发明作进一步说明。

如图2所示，该多米诺电路包括三大部分：第一级动态逻辑电路、第二级动态逻辑电路以及两级动态逻辑电路之间的延时单元。

为实现上述目的，本发明为基于时钟抽取偏置电压技术的高性能多米诺电路。如图2该多米诺电路包括三大部分：第一级动态逻辑电路、第二级动态逻辑电路以及两级动态逻辑电路之间的延时单元。

在第二级动态逻辑电路中有预充PMOS晶体管Mp1、保持PMOS晶体管Mk1和下拉网络PDN1以及反相器invB；Mp1的源极接电源，漏极接动态节点1，衬底接电源，栅极接时钟信号CLK1；Mk1的源极接电源，漏极接动态节点1，衬底接电源，栅极接invB的输出；由若干NMOS管组成PDN1，PDN1的漏极接动态节点1，源极接地，衬底接地，栅极接OUT0以及其他信号；invB的输入接动态节点1，输出接Mk1的栅极，同时反相器的输出为第二级动态逻辑电路的输出OUT1。

为满足第一级和第二级动态逻辑电路时钟的时序关系所以需要时钟延时单元，时钟延时单元由反相器inv1、inv2、inv3…invM…invN(其中1、2、3…M…N为连续的N个自然数)和反相器invX(X>N)以及PMOS管Ma组成；N由动态逻辑电路的延迟要求决定；时钟延时单元的输入为CLK0，CLK0接inv1的输入，inv1的输出接inv2的输入，inv2的输出接inv3的输入……N个反相器依次连到直到invN，invN的输出接CLK1；invM的输出接到invX的输入，invX的输出接PMOS管Ma的源极；Ma的栅极接地，Ma的衬底接电源，Ma的漏极输出即为Vbk，将Ma的漏极接到Mhk0的衬底。

为了进一步减少泄漏电流引起的功耗，可以将上述电路改进为相应的Footed型动态逻辑电路结构如图4：增加NMOS管Me、Mf。PDN0的源极改接为Me的漏极，Me的源极接地，Me的栅极接CLK0，Me的衬底接地；PDN1的源极改接为Mf的漏极，Mf的源极接地，Mf的栅极接CLK1，Mf的衬底接地；电路其他部分元件和连接关系不变。

同时为了进一步降低功耗、减小存访延时等目的，可以也对如图2电路进行第二级动态逻辑电路优化如图5：增加PMOS管Mb，反相器invY。Mk1的衬底改接信号Vbk1；当Mp1为正常阈值PMOS管时，Mk1为高阈值PMOS管。当Mp1为低阈值PMOS管时，Mk1为正常阈值或者高阈值PMOS管；将inv1、inv2、inv3……invN中一反相器invP的同时输出接invY的输入，invY的输出接PMOS管Mb的源极，Mb的栅极接地，Mb的衬底接电源，Mb的漏极输出即为Vbk1，将Mb的漏极接到Mk1的衬底；其中invP为inv1、inv2、inv3……invN中的某一反相器(1≤P≤N)，P根据动态逻辑电路的延迟要求决定。

以一个正常阈值的64*16bit的SRAM的局部位线(LBL)为例，传统64*16的SRAM的局部位线如图6a包括四部分：一个预充PMOS晶体管Mp、保持PMOS晶体管Mk和下拉网络PDN以及一个反相器；下拉网络中数据选通NMOS管Mr0的源极和数据存储NMOS管Mc0的漏极相连构成下拉分支0，数据选通NMOS管Mr1的源极和数据存储NMOS管Mc1的漏极相连构成下拉分支1，以此类推下拉网络中共8个下拉分支，将这八个分支中所有的数据选通NMOS管的漏极相连构成PDN的漏极，将这八个分支中所有的数据存储NMOS管的源极相连构成PDN的源极；Mp和Mk的源极连接电源电压，Mp和Mk的漏极连接PDN的漏极；PDN的源极连接地；反相器的输入端连接Mp的漏极，反相器的输出端作为传统SRAM局部位线的输出端，同时连接到Mk的栅极。Mp和PDN的栅极作为电路的输入端，PDN的栅极连接数据选择信号和存储数据，Mp的栅极连接时钟信号CLK；在传统局部位线中所有的MOS管都采用正常阈值。

传统64*16bit的SRAM还需要一个延迟单元以满足局部位线和全局位线的时序关系。传统延迟单元如图6b，由一系列反相器串联而成。

采用基于时钟抽取偏置电压技术的64*16bit的SRAM的局部位线如图7a，该SRAM的多米诺电路包括四部分，一个预充PMOS晶体管Mp、高阈值的保持PMOS晶体管Mhk和下拉网络PDN以及一个反相器；下拉网络中数据选通NMOS管Mr0的源极和数据存储NMOS管Mc0的漏极相连构成下拉分支0，数据选通NMOS管Mr1的源极和数据存储NMOS管Mc1的漏极相连构成下拉分支1，以此类推下拉网络中共8个下拉分支，将这八个分支中所有的数据选通NMOS管的漏极相连构成PDN的漏极，将这八个分支中所有的数据存储NMOS管的源极相连构成PDN的源极；Mp和Mhk的源极连接电源电压，Mp和Mhk的漏极连接PDN的漏极；PDN的源极连接地；反相器的输入端连接Mp的漏极，反相器的输出端作为传统SRAM局部位线的输出端，同时连接到Mhk的栅极。Mp和PDN的栅极作为电路的输入端，PDN的栅极连接输入数据和数据选择信号，Mp的栅极连接时钟信号CLK_LBL；其中保持管Mhk由原来的正常阈值改为高阈值PMOS管，由原来的衬底接Vdd改接为时钟抽取偏置电压Vbk。除Mk以外所有MOS管均是正常阈值。

为产生需要的Vbk，还设计了一款时钟延时单元。为产生时钟抽取偏置电压Vbk，该延迟单元如图7b，只需在适当的位置将时钟抽取出来，并加上一个反相器(增加驱动能力)即可满足所需的时序关系。为了避免Vbk的电压最小值太小而产生漏极到衬底的电流，在反相器后边加一个栅极接地的高阈值PMOS管，可以使Vbk的最小值由Gnd升高到Vbk_min；该局部位线减小了CLK_LBL和全局位线(GBL)输入的响应时间，所以该延迟单元即使加上时钟抽取的下拉分支，所使用的器件数目依然少于传统的时钟延时单元，达到优化版图面积的目的。

图8为使用基于时钟抽取偏置电压技术的局部位线所设计的一款64*16bit的SRAM内读取部分的电路示意图，它反映了局部位线(LBL)、全局位线(GBL)、时钟延时单元和存储单元的连接关系。各个LBL内的选通信号端RWL与译码控制电路相连，LBL内cell端与存储单元相连，LBL的时钟信号与CLK_LBL信号相连。每两个LBL的输出通过一个或门与一个动态的或门相连。时钟延时单元分别为LBL和GBL提供适当时钟抽取偏置电压Vbk和时钟CLK_GBL。这样连接后，译码控制电路可以选通适当的LBL的下拉分支将对应存储单元的值，通过LBL和相应的或门以及对应GBL输出到最终输出OUT处。

以上的这个例子是以正常阈值为基础的基于时钟抽取偏置电压技术的多米诺电路。以低阈值为基础的基于时钟抽取偏置电压技术的多米诺电路，只需要将Mhk替换成正常阈值MOS管或者高阈值MOS管，再将Mhk的衬底接入适当的Vbk。

Claims

1.一种基于时钟抽取偏置电压技术的高性能多米诺电路，其特征在于：该多米诺电路包括三大部分，第一级动态逻辑电路、第二级动态逻辑电路以及两级动态逻辑电路之间的延时单元；

在第一级动态逻辑电路中有预充PMOS晶体管Mp0、PMOS保持管Mhk0和下拉网络PDN0以及反相器invA；Mp0的源极接电源，漏极接第一动态节点，衬底接电源，栅极接时钟信号CLK0；Mhk0的源极接电源，漏极接第一动态节点，衬底接偏置电压信号Vbk，栅极接invA的输出；由若干NMOS管组成PDN0，PDN0的漏极接第一动态节点，源极接地，衬底接地，栅极接相关输入信号；invA的输入接第一动态节点，输出接Mhk0的栅极，同时invA的输出为第一级动态逻辑电路的输出OUT0；当Mp0为正常阈值PMOS管时，Mhk0为高阈值PMOS管；当Mp0为低阈值PMOS管时，Mhk0为正常阈值或者高阈值PMOS管；

在第二级动态逻辑电路中有预充PMOS晶体管Mp1、保持PMOS晶体管Mk1和下拉网络PDN1以及反相器invB；Mp1的源极接电源，漏极接第二动态节点，衬底接电源，栅极接时钟信号CLK1；Mk1的源极接电源，漏极接第二动态节点，衬底接电源，栅极接invB的输出；由若干NMOS管组成PDN1，PDN1的漏极接第二动态节点，源极接地，衬底接地，栅极接OUT0以及Mhk0的基极；invB的输入接第二动态节点，输出接Mk1的栅极，同时反相器invB的输出为第二级动态逻辑电路的输出OUT1；

为满足第一级和第二级动态逻辑电路时钟的时序关系所以需要时钟延时单元，时钟延时单元由反相器inv1、inv2、inv3…invM…invN和反相器invX以及PMOS管Ma组成，X>N；N由动态逻辑电路的延迟要求决定；时钟延时单元的输入为CLK0，CLK0接inv1的输入，inv1的输出接inv2的输入，inv2的输出接inv3的输入……直至依次连到直到invN，invN的输出接CLK1；invM的输出同时接到invX的输入，invX的输出接PMOS管Ma的源极；Ma的栅极接地，Ma的衬底接电源，Ma的漏极输出即为Vbk，将Ma的漏极接到Mhk0的衬底；其中invM为inv1、inv2、inv3……invN中的某一反相器，1≤M≤N；因此Vbk为周期与CLK0一致，摆幅从Vdd到Vtma，Vtma表示PMOS管Ma的阈值电压。

2.根据权利要求1所述的一种基于时钟抽取偏置电压技术的高性能多米诺电路，其特征在于：增加NMOS管Me、Mf；PDN0的源极改接为Me的漏极，Me的源极接地，Me的栅极接CLK0，Me的衬底接地；PDN1的源极改接为Mf的漏极，Mf的源极接地，Mf的栅极接CLK1，Mf的衬底接地；电路其他部分元件和连接关系不变。

3.根据权利要求1所述的一种基于时钟抽取偏置电压技术的高性能多米诺电路，其特征在于：增加PMOS管Mb，反相器invY；Mk1的衬底改接信号Vbk1；当Mp1为正常阈值PMOS管时，Mk1为高阈值PMOS管，当Mp1为低阈值PMOS管时，Mk1为正常阈值或者高阈值PMOS管；将inv1、inv2、inv3……invN中一反相器invP的输出接invY的输入，invY的输出接PMOS管Mb的源极，Mb的栅极接地，Mb的衬底接电源，Mb的漏极输出即为Vbk1，将Mb的漏极接到Mk1的衬底；其中invP为inv1、inv2、inv3……invN中的某一反相器，1≤P≤N，P根据动态逻辑电路的延迟要求决定。

4.根据权利要求1所述的一种基于时钟抽取偏置电压技术的高性能多米诺电路，其特征在于：根据所选M的值不同，将其中的invX去掉；将invM的输出在连inv(M+1)输入的同时，invM的输出接Ma的源极，不再接invX的输入；电路其他部分元件和连接关系不变。

5.根据权利要求3所述的一种基于时钟抽取偏置电压技术的高性能多米诺电路，其特征在于：根据所选工艺不同，invX，invY选择正常阈值，高阈值，低阈值PMOS管。

6.根据权利要求1所述的一种基于时钟抽取偏置电压技术的高性能多米诺电路，其特征在于：一种基于时钟抽取偏置电压技术的高性能多米诺电路中有PMOS保持管，该PMOS保持管的衬底接信号V；V由时钟延时单元产生，时钟延时单元中某一反相器1的输出接另一反相器2，反相器2输出接一PMOS管的源极，该一PMOS管的漏极输出就是信号V，该一PMOS管的栅极接地，衬底接电源。