CN101996959A - 不通过打线即实现电性连接的芯片封装结构及其制作方法 - Google Patents

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Abstract

一种不通过打线即实现电性连接之芯片封装结构，包括：一绝缘基底单元、一封装单元、一半导体芯片、一第一导电单元、一绝缘单元及一第二导电单元。该封装单元设置于该绝缘基底单元上以形成一容置槽。该半导体芯片容置于该容置槽内，该半导体芯片具有多个导电焊垫。该第一导电单元具有多个成形于该封装单元上的第一导电层，每一个第一导电层的一端电性连接于相对应的导电焊垫。该绝缘单元具有一形成于所述多个第一导电层之间的绝缘层。该第二导电单元具有多个成形于所述多个第一导电层的另一相反端上的第二导电层。因为本发明的半导体芯片封装结构不需通过打线工艺即可实现电性连接，因此可省略打线工艺并可免去因打线而有电性接触不良的情况发生。

Description

不通过打线即实现电性连接的芯片封装结构及其制作方法
技术领域
本发明涉及一种半导体芯片封装结构及其制作方法，尤指一种不需通过打线工艺(wire-bonding process)即可实现延金式电性连接的半导体芯片封装结构及其制作方法。
背景技术
请参阅图1，其为现有的以打线工艺制作的发光二极管封装结构的剖面示意图。由图中可知，现有的发光二极管封装结构包括：一基底结构1a、多个设置于该基底结构1a上端的发光二极管2a、多条导线3a、及多个荧光胶体4a。
其中，每一个发光二极管2a以其发光表面20a背向该基底结构1a而设置于该基底结构1a上，并且每一个发光二极管2a上端的正、负电极区域21a、22a通过两条导线3a以电性连接于该基底结构1a的相对应的正、负电极区域11a、12a。再者，每一个荧光胶体4a覆盖于该相对应的发光二极管2a及两条导线3a上端，以保护该相对应的发光二极管2a。
然而，现有的打线工艺除了增加制造程序及成本外，有时还必须考虑因打线而有电性接触不良的情况发生。再者，由于所述两个导线3a的一端皆设置于该发光二极管2a上端的正负电极区域21a、22a，因此当该发光二极管2a通过该发光表面20a进行光线投射时，所述两条导线3a将造成投射阴影，而降低该发光二极管2a的发光品质。
由上可知，目前现有的发光二极管封装结构显然存在不便与缺陷，而待加以改善。
因此，本发明人有感上述缺陷，而提出一种设计合理且有效改善上述缺陷的本发明。
发明内容
本发明所要解决的技术问题在于，提供一种不通过打线即实现电性连接的芯片封装结构及其制作方法。因为本发明的半导体芯片封装结构不需通过打线工艺即可实现电性连接，因此本发明可省略打线工艺并且可免去因打线而有电性接触不良的情况发生。
为了解决上述技术问题，根据本发明的其中一种方案，提供一种不通过打线即实现电性连接的芯片封装结构，其包括：一绝缘基底单元、一封装单元、至少一半导体芯片、一第一导电单元、一绝缘单元、及一第二导电单元。其中，该封装单元具有一封装本体及至少一个贯穿该封装本体的穿孔，并且该封装本体设置于该绝缘基底单元上以使得该至少一个穿孔形成至少一个容置槽。所述至少一个半导体芯片容置于所述至少一个容置槽内，并且所述至少一个半导体芯片的上表面具有多个导电焊垫，其中所述多个导电焊垫通过部分的封装本体而彼此绝缘。该第一导电单元具有多个成形于该封装本体上的第一导电层，并且每一个第一导电层的其中一端电性连接于相对应的导电焊垫。该绝缘单元具有至少一个形成于所述多个第一导电层之间的绝缘层，以使得所述多个第一导电层彼此绝缘。该第二导电单元具有多个成形于所述多个第一导电层的另一相反端上的第二导电层。
为了解决上述技术问题，根据本发明的其中一种方案，提供一种不通过打线即实现电性连接的芯片封装结构的制作方法，其包括下列步骤：首先，将至少两个半导体芯片设置于一附着性高分子材料上，其中每一个半导体芯片具有多个导电焊垫，并且所述多个导电焊垫外露并朝上；接着，将一封装单元覆盖于上述至少两个半导体芯片上；然后，移除该附着性高分子材料以露出每一个半导体芯片的底部，并移除部分的封装单元以使得所述多个导电焊垫再次外露并朝上；接下来，形成多个成形于该封装单元上的第一导电层，并且每一个第一导电层电性连接于相对应的导电焊垫；紧接着，分别形成多个绝缘层于所述多个第一导电层之间，以使得所述多个第一导电层彼此绝缘；然后，于所述多个第一导电层上分别形成多个第二导电层，以间接地电性连接于所述多个相对应的导电焊垫；接下来，于上述至少两个半导体芯片的下端形成一绝缘基底单元；最后，进行切割，以形成至少两个单个的半导体芯片封装结构。
其中，上述形成所述多个第一导电层的步骤中，还包括：于该封装单元及所述多个导电焊垫上形成一第一导电材料；然后，移除部分的第一导电材料，以形成所述多个分别电性连接于所述多个导电焊垫的第一导电层。其中，该第一导电材料以蒸镀、溅镀、电镀、或无电电镀的方式形成于该封装单元及所述多个导电焊垫上，然后通过曝光、显影及蚀刻过程的配合以移除上述部分的第一导电材料。
其中，上述形成所述多个绝缘层的步骤中，还包括：于该封装单元及所述多个第一导电层上形成一绝缘材料；然后，移除部分的绝缘材料而形成所述多个绝缘层，以露出所述多个第一导电层的一部分。其中，该绝缘材料以印刷、涂布、或喷涂的方式形成于该封装单元及所述多个第一导电层上，并且经过预烤程序以硬化该绝缘材料，然后通过曝光、显影、及蚀刻过程的配合以移除上述部分的绝缘材料。
因此，由上述本发明的半导体芯片封装结构及其制作方法可知，本发明的有益技术效果在于，因为本发明的半导体芯片封装结构不需通过打线工艺即可实现电性连接，因此本发明可省略打线工艺并且可免去因打线而有电性接触不良的情况发生。
为了能更进一步了解本发明为实现预定目的所采取的技术、手段及功效，请参阅以下有关本发明的详细说明与附图，相信可由本发明的目的、特征与特点深入且具体的了解本发明，然而附图仅提供参考与说明，并非用来对本发明加以限制。
附图说明
图1为现有以打线工艺制作的发光二极管封装结构的剖面示意图；
图2为本发明不通过打线即实现电性连接的芯片封装结构的制作方法的第一实施例的流程图；以及
图2A至图2K分别为本发明不通过打线即实现电性连接的芯片封装结构的第一实施例的剖面流程示意图。
其中，附图标记说明如下：
基底结构1a             正电极区域11a
负电极区域12a          发光二极管2a
发光表面20a            正电极区域21a
负电极区域22a         导线3a
荧光胶体4a            半导体芯片1
导电焊垫10            极焊垫100
负极焊垫101           发光表面102
封装单元2、2’        第一导电层3
第一部分导电层31      第二部分导电层32
绝缘层4               第二导电层5
外缘的第二导电层51    中心的第二导电层52
绝缘基底单元6         附着性高分子材料A
绝缘材料B             第一导电材料C
虚线X
<单个半导体芯片封装结构>
半导体芯片封装结构P1、P2
半导体芯片1           导电焊垫10
封装单元2”           封装本体20”
穿孔21”              容置槽22”
第一导电层3、3’      绝缘层4
第二导电层5、5’      绝缘基底单元6’
具体实施方式
请参阅图2、及图2A至图2K所示，图2为本发明不通过打线即实现电性连接的芯片封装结构的制作方法的第一实施例的流程图；图2A至图2K分别为本发明不通过打线即实现电性连接的芯片封装结构的第一实施例的剖面流程示意图。
由上述所述多个附图可知，本发明第一实施例提供一种不通过打线即实现电性连接的芯片封装结构的制作方法，其包括下列步骤：
步骤S100：首先，请配合图2及图2A所示，将至少两个半导体芯片1设置于一附着性高分子材料A上，其中每一个半导体芯片1具有多个导电焊垫10，并且所述多个导电焊垫10外露并朝上。此外，该附着性高分子材料A可为一具有黏性的可移除式基材(removable substrate)，其为玻璃、陶瓷、晶体材料、或胶膜(adhesive film)。以第一实施而言，每一个半导体芯片1可为一发光二极管芯片(LED chip)。
步骤S102：接着，请配合图2及图2B所示，将一封装单元(package unit)2覆盖于上述至少两个半导体芯片1上，其中该封装单元2可通过涂布、喷涂、印刷或压模的方式覆盖于上述至少两个半导体芯片1上。以第一实施而言，该封装单元2可为一荧光材料(fluorescent material)，并且所述多个导电焊垫10分成一正极焊垫100及一负极焊垫101。
步骤S104：然后，请配合图2、图2C及图2D所示，移除该附着性高分子材料A以露出每一个半导体芯片1的底部，并移除部分的封装单元2(形成一封装单元2’)，以使得所述多个导电焊垫10再次外露并朝上。此外，每一个半导体芯片1具有一设置于所述多个导电焊垫10的相反端的发光表面(light-emitting surface)102。换言之，所述多个导电焊垫10设置于每一个半导体芯片1的其中一表面上，而该发光表面102形成于每一个半导体芯片1的另外一相反表面上。当然，依实际的需求，该步骤S104亦可改为：先移除部分的封装单元2(形成一封装单元2’)，以使得所述多个导电焊垫10再次外露并朝上，然后再移除该附着性高分子材料A以露出每一个半导体芯片1的底部。
步骤S106：请配合图2及图2E所示，于该封装单元2’及所述多个导电焊垫10上形成一第一导电材料C。另外，该第一导电材料C以蒸镀(evaporation)、溅镀(sputtering)、电镀、或无电电镀(electroless plating)的方式形成于该封装单元2’及所述多个导电焊垫10上。
步骤S108：接着，请配合图2及图2F所示，移除部分的第一导电材料C，以形成多个分别电性连接于所述多个导电焊垫10的第一导电层3。换言之，通过曝光、显影及蚀刻过程的配合以移除上述部分的第一导电材料C，以使得每一个第一导电层3设置于该封装单元2’上并电性连接于相对应的导电焊垫10。再者，所述多个第一导电层3分成多个第一部分导电层31及多个第二部分导电层32，并且每一个第一部分导电层31的一端电性连接于相对应的导电焊垫10，每一个第二部分导电层32的两端分别电性连接于相对应的导电焊垫10。
步骤S110：接下来，请配合图2及图2G所示，于该封装单元2’及所述多个第一导电层3上形成一绝缘材料B。此外，该绝缘材料B以印刷、涂布、或喷涂的方式形成于该封装单元2’及所述多个第一导电层3上，并且经过预烤程序以硬化该绝缘材料B。
步骤S112：紧接着，请配合图2及图2H所示，移除部分的绝缘材料B而形成多个绝缘层4，以露出所述多个第一导电层3的一部分。换言之，通过曝光、显影、及蚀刻过程的配合，以移除上述部分的绝缘材料B，并且所述多个绝缘层4成形于所述多个第一导电层3之间，以使得所述多个第一导电层3彼此绝缘。换言之，所述多个绝缘层4分别形成于所述多个第一部分导电层31及所述多个第二部分导电层32之间。
步骤S114：然后，请配合图2及图2I所示，于所述多个第一导电层3上分别形成多个第二导电层5，以间接地电性连接于所述多个相对应的导电焊垫10。此外，所述多个第二导电层5可通过蒸镀、溅镀、电镀、或无电电镀的方式形成于所述多个导电层3上(即所述多个第一导电层3所露出的一部分上)。再者，一部分的第二导电层5(外缘的第二导电层51)形成于所述多个第一部分导电层31的另一相反端，其余部分的第二导电层5(中心的第二导电层52)形成于每一个第二部分导电层32的中间处。
步骤S116：接下来，请配合图2及图2J所示，于上述至少两个半导体芯片1的下端及该封装单元2’的底端形成一绝缘基底单元6，以封闭上述至少两个半导体芯片1。另外，该绝缘基底单元6可通过涂布、喷涂、印刷或压模的方式覆盖于上述至少两个半导体芯片1的下端及该封装单元2’的底端。
步骤S118：接下来，请配合图2及图2K所示，沿着图2J的虚线X进行切割，以形成至少两个单个的半导体芯片封装结构(P1、P2)。
其中，每一个半导体芯片封装结构(P1、P2)包括：一半导体芯片1、一封装单元2”、一第一导电单元、一绝缘单元、一第二导电单元、及一绝缘基底单元6’。
再者，该封装单元2”具有一封装本体20”及至少一个贯穿该封装本体20”的穿孔21”，并且该封装本体20”设置于该绝缘基底单元6’上以使得所述至少一个穿孔21”形成至少一个容置槽22”。所述至少一个半导体芯片1容置于所述至少一个容置槽22”内，并且所述至少一个半导体芯片1的上表面具有多个导电焊垫10，其中所述多个导电焊垫10通过部分的封装本体20”而彼此绝缘。该第一导电单元具有多个成形于该封装本体20”上的第一导电层(3、3，)，并且每一个第一导电层(3、3’)的其中一端电性连接于相对应的导电焊垫10。该绝缘单元具有至少一个形成于所述多个第一导电层(3、3’)之间的绝缘层4，以使得所述多个第一导电层(3、3’)彼此绝缘。该第二导电单元具有多个成形于所述多个第一导电层(3、3’)的另一相反端上的第二导电层(5、5’)。此外，该绝缘层4覆盖于该封装本体20”上、所述多个第一导电层(3、3’)上、及所述多个第二导电层(5、5’)之间。
此外，该半导体芯片1、该封装单元2”及该绝缘基底单元6’包括下列不同的选择：
1、如上述第一实施例与第二实施例所述，该半导体芯片1可为一发光二极管芯片，而该绝缘基底单元6’及该封装单元2”可为一荧光材料，并且所述多个导电焊垫10分成一正极焊垫100及一负极焊垫101。例如：若该发光二极管芯片为一个蓝色发光二极管芯片，则通过该蓝色发光二极管芯片与该荧光材料的配合，即可产生白色光束。
2、如上述第一实施例与第二实施例所述，该半导体芯片1可为一发光二极管芯片，而该绝缘基底单元6’可为一荧光材料，并且该封装单元2”为一不透光材料(opaque material)。因此，通过该不透光的封装单元2”的配合以达到聚光的效果(光只从该绝缘基底单元6’投射出来)。
3、如上述第一实施例与第二实施例所述，该半导体芯片1可为一发光二极管芯片，而该绝缘基底单元6’及该封装单元2”可为一透明材料，并且所述多个导电焊垫10分成一正极焊垫100及一负极焊垫101。例如：若该发光二极管芯片为一个红色发光二极管芯片，则通过该红色发光二极管芯片与该透明材料的配合，亦可产生红色光束。
4、该半导体芯片1可为一发光二极管芯片，而该封装单元2”可为一透明材料，并且，该封装单元2”为一不透光材料。因此，通过该不透光的封装单元2”的配合以达到聚光的效果(光只从该绝缘基底单元6’投射出来)。
5、该半导体芯片1可为一光感测芯片(light-sensing chip)，而该绝缘基底单元6’及该封装单元2”可为一透明材料或一透光材料，并且所述多个导电焊垫10至少分成一电极焊垫组及一信号焊垫组。
6、该半导体芯片1可为一光感测芯片，而该绝缘基底单元6’可为一透明材料或一透光材料，该封装单元2”为一不透光材料，并且所述多个导电焊垫10至少分成一电极焊垫组及一信号焊垫组。
7、该半导体芯片1可为一集成电路芯片(IC chip)，而该绝缘基底单元6’及该封装单元2”可为一不透光材料，并且所述多个导电焊垫10至少分成一电极焊垫组及一信号焊垫组。
综上所述，由上述本发明的半导体芯片封装结构及其制作方法可知，因为本发明的半导体芯片封装结构不需通过打线工艺即可实现电性连接，因此本发明可省略打线工艺并且可免去因打线而有电性接触不良的情况发生。
以上所述，仅为本发明最佳之一的具体实施例的详细说明与附图，而本发明的特征并不局限于此，并非用以限制本发明，本发明的所有范围应以所附的权利要求书的范围为准，凡符合本发明申请专利范围的精神与其类似变化的实施例皆应包含于本发明的范畴中，任何熟悉该项技术的人员在本发明的领域内可轻易思及的变化或修饰皆可涵盖在本发明的专利范围内。

Claims (21)

1.一种不通过打线即实现电性连接的芯片封装结构，其特征在于，包括：
一绝缘基底单元；
一封装单元，其具有一封装本体及至少一个贯穿该封装本体的穿孔，并且该封装本体设置于该绝缘基底单元上，以使得所述至少一个穿孔形成至少一个容置槽；
至少一个半导体芯片，其容置于所述至少一个容置槽内，并且所述至少一个半导体芯片的上表面具有多个导电焊垫，其中所述多个导电焊垫通过部分的封装本体而彼此绝缘；
一第一导电单元，其具有多个成形于该封装本体上的第一导电层，并且每一个第一导电层的其中一端电性连接于相对应的导电焊垫；
一绝缘单元，其具有至少一个形成于所述多个第一导电层之间的绝缘层，以使得所述多个第一导电层彼此绝缘；以及
一第二导电单元，其具有多个成形于所述多个第一导电层的另一相反端上的第二导电层。
2.如权利要求1所述的不通过打线即实现电性连接的芯片封装结构，其特征在于，所述至少一个半导体芯片为一发光二极管芯片，该绝缘基底单元及该封装单元为一荧光材料或一透明材料，并且所述多个导电焊垫分成一正极焊垫及一负极焊垫，此外该发光二极管芯片具有一设置于所述多个导电焊垫的相反端的发光表面。
3.如权利要求1所述的不通过打线即实现电性连接的芯片封装结构，其特征在于，所述至少一个半导体芯片为一发光二极管芯片，该绝缘基底单元为一荧光材料或一透明材料，该封装单元为一不透光材料，并且所述多个导电焊垫分成一正极焊垫及一负极焊垫，此外该发光二极管芯片具有一设置于所述多个导电焊垫的相反端的发光表面。
4.如权利要求1所述的不通过打线即实现电性连接的芯片封装结构，其特征在于，所述至少一个半导体芯片为一光感测芯片，该绝缘基底单元及该封装单元为一透明材料或一透光材料，并且所述多个导电焊垫至少分成一电极焊垫组及一信号焊垫组。
5.如权利要求1所述的不通过打线即实现电性连接的芯片封装结构，其特征在于，所述至少一个半导体芯片为一光感测芯片，该绝缘基底单元为一透明材料或一透光材料，该封装单元为一不透光材料，并且所述多个导电焊垫至少分成一电极焊垫组及一信号焊垫组。
6.如权利要求1所述的不通过打线即实现电性连接的芯片封装结构，其特征在于，所述至少一个半导体芯片为一集成电路芯片，该绝缘基底单元及该封装单元为一不透光材料，并且所述多个导电焊垫至少分成一电极焊垫组及一信号焊垫组。
7.如权利要求1所述的不通过打线即实现电性连接的芯片封装结构，其特征在于，该绝缘单元覆盖于该封装本体上、所述多个第一导电层上、及所述多个第二导电层之间。
8.一种不通过打线即实现电性连接的芯片封装结构的制作方法，其特征在于，包括下列步骤：
将至少两个半导体芯片设置于一附着性高分子材料上，其中每一个半导体芯片具有多个导电焊垫，并且所述多个导电焊垫外露并朝上；
将一封装单元覆盖于上述至少两个半导体芯片上；
移除该附着性高分子材料以露出每一个半导体芯片的底部，并移除部分的封装单元，以使得所述多个导电焊垫再次外露并朝上；
形成多个成形于该封装单元上的第一导电层，并且每一个第一导电层电性连接于相对应的导电焊垫；
于所述多个第一导电层之间分别形成多个绝缘层，以使得所述多个第一导电层彼此绝缘；
于所述多个第一导电层上分别形成多个第二导电层，以使所述多个第二导电层间接地电性连接于所述多个相对应的导电焊垫；
于上述至少两个半导体芯片的下端形成一绝缘基底单元；以及
进行切割，以形成至少两个单个的半导体芯片封装结构。
9.如权利要求8所述的不通过打线即实现电性连接的芯片封装结构的制作方法，其特征在于，该附着性高分子材料为一具有黏性的可移除式基材，其为玻璃、陶瓷、晶体材料、或胶膜。
10.如权利要求8所述的不通过打线即实现电性连接的芯片封装结构的制作方法，其特征在于，所述至少一个半导体芯片为一发光二极管芯片，该绝缘基底单元及该封装单元为一荧光材料或一透明材料，并且所述多个导电焊垫分成一正极焊垫及一负极焊垫，此外该发光二极管芯片具有一设置于所述多个导电焊垫的相反端的发光表面。
11.如权利要求8所述的不通过打线即实现电性连接的芯片封装结构的制作方法，其特征在于，所述至少一个半导体芯片为一发光二极管芯片，该绝缘基底单元为一荧光材料或一透明材料，该封装单元为一不透光材料，并且所述多个导电焊垫分成一正极焊垫及一负极焊垫，此外该发光二极管芯片具有一设置于所述多个导电焊垫的相反端的发光表面。
12.如权利要求8所述的不通过打线即实现电性连接的芯片封装结构的制作方法，其特征在于，所述至少一个半导体芯片为一光感测芯片，该绝缘基底单元及该封装单元为一透明材料或一透光材料，并且所述多个导电焊垫至少分成一电极焊垫组及一信号焊垫组。
13.如权利要求8所述的不通过打线即实现电性连接的芯片封装结构的制作方法，其特征在于，所述至少一个半导体芯片为一光感测芯片，该绝缘基底单元为一透明材料或一透光材料，该封装单元为一不透光材料，并且所述多个导电焊垫至少分成一电极焊垫组及一信号焊垫组。
14.如权利要求8所述的不通过打线即实现电性连接的芯片封装结构的制作方法，其特征在于，所述至少一个半导体芯片为一集成电路芯片，该绝缘基底单元及该封装单元为一不透光材料，并且所述多个导电焊垫至少分成一电极焊垫组及一信号焊垫组。
15.如权利要求8所述的不通过打线即实现电性连接的芯片封装结构的制作方法，其特征在于，该封装单元通过涂布、喷涂、印刷或压模的方式覆盖于上述至少两个半导体芯片上。
16.如权利要求8所述的不通过打线即实现电性连接的芯片封装结构的制作方法，其特征在于，上述形成所述多个第一导电层的步骤中，还包括：
于该封装单元及所述多个导电焊垫上形成一第一导电材料；以及
移除部分的第一导电材料，以形成所述多个分别电性连接于所述多个导电焊垫的第一导电层；
其中，该第一导电材料以蒸镀、溅镀、电镀、或无电电镀的方式形成于该封装单元及所述多个导电焊垫上，然后通过曝光、显影及蚀刻过程的配合以移除上述部分的第一导电材料。
17.如权利要求8所述的不通过打线即实现电性连接的芯片封装结构的制作方法，其特征在于，上述形成所述多个绝缘层的步骤中，还包括：
于该封装单元及所述多个第一导电层上形成一绝缘材料；以及
移除部分的绝缘材料而形成所述多个绝缘层，以露出所述多个第一导电层的一部分；
其中，该绝缘材料以印刷、涂布、或喷涂的方式形成于该封装单元及所述多个第一导电层上，并且经过预烤过程以硬化该绝缘材料，然后通过曝光、显影、及蚀刻过程的配合以移除上述部分的绝缘材料。
18.如权利要求17所述的不通过打线即实现电性连接的芯片封装结构的制作方法，其特征在于，所述多个第二导电层通过蒸镀、溅镀、电镀、或无电电镀的方式形成于所述多个第一导电层所露出的一部分上。
19.如权利要求8所述的不通过打线即实现电性连接的芯片封装结构的制作方法，其特征在于，所述多个第一导电层分成多个第一部分导电层及多个第二部分导电层，并且每一个第一部分导电层的一端电性连接于相对应的导电焊垫，每一个第二部分导电层的两端分别电性连接于相对应的导电焊垫，此外所述多个绝缘层分别形成于所述多个第一部分导电层及所述多个第二部分导电层之间，一部分的第二导电层形成于所述多个第一部分导电层的另一相反端，其余部分的第二导电层形成于每一个第二部分导电层的中间处。
20.如权利要求8所述的不通过打线即实现电性连接的芯片封装结构的制作方法，其特征在于，该绝缘基底单元成形于该封装单元的底端，以封闭上述至少两个半导体芯片。
21.如权利要求20所述的不通过打线即实现电性连接的芯片封装结构的制作方法，其特征在于，该绝缘基底单元通过涂布、喷涂、印刷或压模的方式覆盖于上述至少两个半导体芯片的下端及该封装单元的底端。
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