CN101976093A - 基准电压产生电路 - Google Patents

Abstract

一种基准电压产生电路包括：源极连接至电源电压的第一PMOS晶体管和第二PMOS晶体管；输出端连接至第一PMOS晶体管栅极的比较器；第一电阻器，第一连接端连接至第一PMOS晶体管的漏极，第二连接端连接至比较器的正向输入端；第二电阻器，第一连接端连接至第一PMOS晶体管的漏极，第二连接端连接至比较器的反向输入端；第三电阻器，第一连接端连接至第一PMOS晶体管的漏极，第二连接端连接至第二PMOS晶体管的漏极；第四电阻器，第一连接端连接至第二PMOS晶体管的漏极，第二连接端接地；第五电阻器，第一连接端连接至比较器的正向输入端；输出接地的第一二极管，输入端连接至第二PMOS晶体管的漏极；和输出接地的第二二极管。该基准电压产生电路具有简单、精确的优势。

Description

基准电压产生电路

技术领域

本发明涉及一种基准电压产生电路，尤其是一种适用于低电压应用的基准电压产生电路。

背景技术

目前，诸如基准电压产生电路之类的基准电压源被广泛应用于例如高精度比较器、模数转换器、数模转换器、动态随机存储器等集成电路中。基准电压源是集成电路中一个重要的单元模块。

基准电压产生电路所产生的基准电压精度、温度稳定性和抗噪声干扰能力直接影响到芯片，甚至整个***的性能。特别是在模数转换器、数模转换器中，基准电压产生电路的性能与量化器的量化精度密切相关。随着模数转换器、数模转换器的精度的不断提高，精确稳定的基准源的设计成为关键。因此，设计一个高性能的基准电压产生电路对于当今的集成电路设计具有相当重要的意义。

但是，在现有的集成电路设计中，基准电压产生电路的电路结构一般都很复杂。尤其是，随着大规模集成电路的发展，器件尺寸逐渐变小，这样集成电路的电源电压以及工作电压也必然随之变小；由此使得基准电压产生电路的结构变得更加复杂。

此外，现有的基准电压产生电路的另一个缺点是，所产生的基准电压可能会不稳定，例如有可能会随着芯片的电源电压的波动而波动，从而造成了电路精度的下降。

因此，希望提出一种结构简单且稳定的基准电压产生电路，尤其是适用于低压应用的简单且精确的基准电压产生电路。

发明内容

为了提供一种结构简单且稳定的基准电压产生电路，根据本发明的第一方面，提供了一种基准电压产生电路，包括：第一PMOS晶体管，其源极连接至电源电压；第二PMOS晶体管，其源极连接至电源电压；比较器，其输出端连接至所述第一PMOS晶体管栅极并且连接至所述第二PMOS晶体管的栅极；第一电阻器，其第一连接端连接至所述第一PMOS晶体管的漏极，其第二连接端连接至所述比较器的正向输入端；第二电阻器，其第一连接端连接至所述第一PMOS晶体管的漏极，其第二连接端连接至所述比较器的反向输入端；第三电阻器，其第一连接端连接至所述第一PMOS晶体管的漏极，其第二连接端连接至所述第二PMOS晶体管的漏极；第四电阻器，其第一连接端连接至所述第二PMOS晶体管的漏极，其第二连接端接地；第五电阻器，其第一连接端连接至所述比较器的正向输入端；第一二极管，其输入端连接至所述第二PMOS晶体管的漏极，其输出端接地；以及第二二极管，其输入端连接至所述第五电阻器的第二连接端，其输出端接地。

本发明所提供的基准电压产生电路结构简单，易于实现。

在上述基准电压产生电路中，所述第一电阻器的电阻值与所述第二电阻器的电阻值相等。并且所述第一PMOS晶体管的器件尺寸与所述第二PMOS晶体管的器件尺寸相同。

这样，所述基准电压产生电路十分精确，其输出的基准电压与电源电压无关，不会随着芯片的电源电压的波动而波动，从而确保了电路精度。

在上述基准电压产生电路中，所述基准电压产生电路被用于低电压集成电路。术语“低电压集成电路”指的是工作电压较低的集成电路(例如超大规模集成电路)，例如工作电压不高于2.5V。

根据本发明的第二方面，提供了一种基准电压产生电路，包括：第一PMOS晶体管，其源极连接至电源电压；第二PMOS晶体管，其源极连接至电源电压；比较器，其输出端连接至所述第一PMOS晶体管栅极并且连接至所述第二PMOS晶体管的栅极；第一电阻器，其第一连接端连接至所述第一PMOS晶体管的漏极，其第二连接端连接至第一附加电阻器的第一连接端；第二电阻器，其第一连接端连接至所述第一PMOS晶体管的漏极，其第二连接端连接至第三附加电阻器的第一连接端；第三电阻器，其第一连接端连接至所述第一PMOS晶体管的漏极，其第二连接端连接至所述第二PMOS晶体管的漏极；第四电阻器，其第一连接端连接至所述第二PMOS晶体管的漏极，其第二连接端接地；第五电阻器，其第一连接端连接至第一附加电阻器的第一连接端；第一二极管，其输入端连接至所述第二PMOS晶体管的漏极，其输出端接地；第二二极管，其输入端连接至所述第五电阻器的第二连接端，其输出端接地；第一附加电阻器，其第二连接端连接至所述比较器的正向输入端；第二附加电阻器，其第一连接端连接至所述第一附加电阻器的第二连接端，其第二连接端接地；第三附加电阻器，其第二输入端连接至第三附加电阻器的第一连接端；以及第四附加电阻器，其第一连接端连接至所述第三附加电阻器的第二连接端，其第二连接端接地。

在上述基准电压产生电路中，所述第一电阻器的电阻值与所述第二电阻器的电阻值相等，并且所述第五电阻器的电阻值等于第一附加电阻器的电阻值、第二附加电阻器的电阻值、第三附加电阻器的电阻值、以及第四附加电阻器的电阻值。

附图说明

图1示出了根据本发明实施例的基准电压产生电路的电路结构。

图2示出了根据本发明另一实施例的基准电压产生电路的电路结构。

需要说明的是，附图用于说明本发明，而非限制本发明。

具体实施方式

为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。

现在将参考附图1来描述本发明的实施例。图1示出了根据本发明实施例的基准电压产生电路的电路结构。

如图1所示，根据本发明实施例的基准电压产生电路包括：第一PMOS晶体管M0、第二PMOS晶体管M1、比较器M、第一电阻器R1、第二电阻器R11、第三电阻器R2、第四电阻器R3、第五电阻器R0、第一二极管D1以及第二二极管D2。

具体地说，在图1所示的基准电压产生电路中，第一PMOS晶体管M0的源极连接至电源电压，栅极与第二PMOS晶体管M1的栅极相连，漏极连接至第一电阻器R1的第一连接端。比较器M的正向输入端连接至第一电阻器R1的第二连接端以及第五电阻器R0的第一连接端。

第二PMOS晶体管M1的源极连接至电源电压，栅极与第一PMOS晶体管M0的栅极相连，漏极连接至第四电阻器R3的第一连接端。比较器M的输出端连接至第一PMOS晶体管M0栅极并且连接至第二PMOS晶体管M1的栅极；

第一电阻器R1的第一连接端连接至第一PMOS晶体管M0的漏极、第二电阻器R11的第一连接端连接和第三电阻器R2的第一连接端，第一电阻器R1的第二连接端连接至比较器M的正向输入端。第二电阻器R11的第一连接端连接至第一PMOS晶体管M0的漏极，第二电阻器R11的第二连接端连接至比较器M的反向输入端。第三电阻器R2的第一连接端连接至第一PMOS晶体管M0的漏极，第三电阻器R2的第二连接端连接至第二PMOS晶体管M1的漏极。第四电阻器R3的第一连接端连接至第二PMOS晶体管M1的漏极，第四电阻器R3的第二连接端接地GND。第五电阻器R0的第一连接端连接至比较器M的正向输入端，第五电阻器R0的第二连接端连接至第二二极管D2的输入端。

第一二极管D1的输入端连接至第二PMOS晶体管M1的漏极，第一二极管D1的输出端接地GND；第二二极管D2的输入端连接至第五电阻器R0的第二连接端，第二二极管D2的输出端接地GND。第一PMOS晶体管M0和第二PMOS晶体管M1的器件尺寸基本相同。

这样，假设第一二极管D1的导通电压为VBE1，并且第二二极管D1的导通电压为VBE2，第一电阻器R1的电阻值为r1，第二电阻器R11的电阻值为r11(在本实施例中，r11＝r1)，第三电阻器R2的电阻值为r2，第四电阻器R3的电阻值为r3，以及第五电阻器R0的电阻值为r0；那么，所示的基准电压产生电路的输出VREF的值就可通过计算等式(1)而得到，其中等式(1)为：

$\mathrm{VREF}=\left(\frac{r2+r3}{r2\×r3}\right)\×[\frac{2(\mathrm{VBE}1-\mathrm{VBE}2)\×(1+\frac{r1}{r2})}{r0}+\frac{\mathrm{VBE}1}{r2}]---\left(1\right)$

从等式(1)可以看出，根据本发明实施例的基准电压产生电路的输出VREF与电源电压值VDD无关，并且与第一PMOS晶体管M0和第二PMOS晶体管M1的诸如阈值电压之类的特性无关。相反，该基准电压产生电路的输出VREF仅仅取决于第一二极管D1的导通电压VBE1、第二二极管D1的导通电压VBE2、第一电阻器R1的电阻值r1、第二电阻器R11的电阻值r11(在本实施例中，r11＝r1)、第三电阻器R2的电阻值r2、第四电阻器R3的电阻值r3、以及第五电阻器R0的电阻值r0；而这些元件的电压值或者电阻值是比较稳定并且比较容易控制的，从而使得该基准电压产生电路稳定且容易控制。

由此可知，所述基准电压产生电路是十分精确的，其输出的基准电压与例如电源电压VDD无关，不会随着芯片的电源电压的波动而波动，从而确保了电路精度。

在本发明的优选实施例中，基准电压产生电路被用于低电压集成电路，例如工作电压不高于2.5V的超大规模集成电路。

可对上述实施例作出进一步的改进，图2示出了根据本发明另一实施例的基准电压产生电路的电路结构。在图2所示的实施例中，增加了第一附加电阻器R01、第二附加电阻器R02、第三附加电阻器R03、以及第四附加电阻器R04。并且，第一附加电阻器R01的电阻值、第二附加电阻器R02的电阻值、第三附加电阻器R03的电阻值、以及第四附加电阻器R04的电阻值等于第五电阻器R0的电阻值r0。

第一附加电阻器R01与第二附加电阻器R02构成了一个分压器，并且第三附加电阻器R03与第四附加电阻器R04也构成了一个分压器。可以看出，第一附加电阻器R01与第二附加电阻器R02之间的连接点VN被连接至比较器M的反向输入端，第三附加电阻器R03与第四附加电阻器R04之间的连接点VP被连接至比较器M的正向输入端。

在本发明的该实施例中，连接点VN和VP处的电压(即输入至比较器M的反向输入端和反向输入端的电压)被降低，从而运算放大器(比较器)可以更好地工作。

对于本领域技术人员来说明显的是，可在不脱离本发明的范围的情况下对本发明进行各种改变和变形。所描述的实施例仅用于说明本发明，而不是限制本发明；本发明并不限于所述实施例，而是仅由所附权利要求限定。

Claims (10)

1.一种基准电压产生电路，其特征在于包括：

第一PMOS晶体管(M0)，其源极连接至电源电压；

第二PMOS晶体管(M1)，其源极连接至电源电压；

比较器(M)，其输出端连接至所述第一PMOS晶体管(M0)栅极并且连接至所述第二PMOS晶体管(M1)的栅极；

第一电阻器(R1)，其第一连接端连接至所述第一PMOS晶体管(M0)的漏极，其第二连接端连接至所述比较器(M)的正向输入端；

第二电阻器(R11)，其第一连接端连接至所述第一PMOS晶体管(M0)的漏极，其第二连接端连接至所述比较器(M)的反向输入端；

第三电阻器(R2)，其第一连接端连接至所述第一PMOS晶体管(M0)的漏极，其第二连接端连接至所述第二PMOS晶体管(M1)的漏极；

第四电阻器(R3)，其第一连接端连接至所述第二PMOS晶体管(M1)的漏极，其第二连接端接地；

第五电阻器(R0)，其第一连接端连接至所述比较器(M)的正向输入端；第一二极管(D1)，其输入端连接至所述第二PMOS晶体管(M1)的漏极，其输出端接地；以及

第二二极管(D2)，其输入端连接至所述第五电阻器(R0)的第二连接端，其输出端接地。

2.根据权利要求1所述的基准电压产生电路，其特征在于，所述第一电阻器(R1)的电阻值与所述第二电阻器(R22)的电阻值相等。

3.根据权利要求1或2所述的基准电压产生电路，其特征在于，所述第一PMOS晶体管(M0)的器件尺寸与所述第二PMOS晶体管(M1)的器件尺寸相同。

4.根据权利要求1或2所述的基准电压产生电路，其特征在于，所述基准电压产生电路被用于低电压集成电路。

5.根据权利要求1或2所述的基准电压产生电路，其特征在于，所述基准电压产生电路被用于工作电压不高于2.5V的集成电路。

6.一种基准电压产生电路，其特征在于包括：

第一PMOS晶体管(M0)，其源极连接至电源电压；

第二PMOS晶体管(M1)，其源极连接至电源电压；

比较器(M)，其输出端连接至所述第一PMOS晶体管(M0)栅极并且连接至所述第二PMOS晶体管(M1)的栅极；

第一电阻器(R1)，其第一连接端连接至所述第一PMOS晶体管(M0)的漏极，其第二连接端连接至第一附加电阻器(R01)的第一连接端；

第二电阻器(R11)，其第一连接端连接至所述第一PMOS晶体管(M0)的漏极，其第二连接端连接至第三附加电阻器(R03)的第一连接端；

第三电阻器(R2)，其第一连接端连接至所述第一PMOS晶体管(M0)的漏极，其第二连接端连接至所述第二PMOS晶体管(M1)的漏极；

第四电阻器(R3)，其第一连接端连接至所述第二PMOS晶体管(M1)的漏极，其第二连接端接地；

第五电阻器(R0)，其第一连接端连接至第一附加电阻器(R01)的第一连接端；

第一二极管(D1)，其输入端连接至所述第二PMOS晶体管(M1)的漏极，其输出端接地；

第二二极管(D2)，其输入端连接至所述第五电阻器(R0)的第二连接端，其输出端接地；

第一附加电阻器(R01)，其第二连接端连接至所述比较器(M)的正向输入端；

第二附加电阻器(R02)，其第一连接端连接至所述第一附加电阻器(R01)的第二连接端，其第二连接端接地；

第三附加电阻器(R03)，其第二输入端连接至第三附加电阻器(R03)的第一连接端；以及

第四附加电阻器(R04)，其第一连接端连接至所述第三附加电阻器(R03)的第二连接端，其第二连接端接地。

7.根据权利要求6所述的基准电压产生电路，其特征在于，所述第一电阻器(R1)的电阻值与所述第二电阻器(R22)的电阻值相等，并且所述第五电阻器(R0)的电阻值等于第一附加电阻器(R01)的电阻值、第二附加电阻器(R02)的电阻值、第三附加电阻器(R03)的电阻值、以及第四附加电阻器(R04)的电阻值。

8.根据权利要求6或7所述的基准电压产生电路，其特征在于，所述第一PMOS晶体管(M0)的器件尺寸与所述第二PMOS晶体管(M1)的器件尺寸相同。

9.根据权利要求6或7所述的基准电压产生电路，其特征在于，所述基准电压产生电路被用于低电压集成电路。

10.根据权利要求6或7所述的基准电压产生电路，其特征在于，所述基准电压产生电路被用于工作电压不高于2.5V的集成电路。

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