CN101924558A - 二进制转换电路和方法、ad转换器、固态摄像器件及相机*** - Google Patents

Abstract

本发明提供了一种二进制转换电路，其包括：锁存电路，当信号的电平翻转时，其锁存至少一个时钟信号的相位信息，所述信号的电平是基于其状态而翻转的；至少一个转换电路，其响应于脉冲信号将锁存电路的已锁存相位信息转换为脉冲串；以及行波计数器，其利用由转换电路的转换而获得的脉冲作为计数时钟，来将时钟的相位信息转换为二进制码。本发明的二进制转换电路可以制作得非常之小使其可以轻易地集成在图像传感器中，耗电较少，能将时钟相位信息转换为二进制值，并实现数字加法和减法。

Description

二进制转换电路和方法、AD转换器、固态摄像器件及相机***

相关申请的交叉引用

本申请包含与2009年4月24日向日本专利局申请的日本专利JP2009-106961相关的主题并要求其优先权，将该申请的全部内容通过引用并入此处。

技术领域

本发明涉及能在以CMOS图像传感器为代表的固态摄像器件中使用的二进制转换电路和方法、模数(AD)转换器、固态摄像器件以及相机***。

背景技术

迄今，在图像传感器领域中，已经提出了一种结构，在该结构中，为各列设置有用于对像素输出与斜坡形参考电位进行相互比较的比较器以及用于测量直到像素输出与参考电位交叉时所经过的时间的行波计数器。例如，该结构已在JP-A-2006-033453和JP-A-2005-278135中得到披露。

图1是表示具有比较器和计数器的一般电路示例的示意图。

图2是图1所示电路的时序图。

在该电路中，计数器2的计数操作在比较器1开始扫描参考电压Vramp时开始。

当参考电压Vramp低于输入电压VSL时，比较器1的输出信号VCO从高电平翻转为低电平，计数器2的计数操作在此下降沿处停止。

计数值VCNT与参考电压Vramp已经扫描的电压宽度一一对应，计数值VCNT反映了对输入电压执行的模数(AD)转换结果。

在JP-A-2006-033453和JP-A-2005-278135中，行波计数器被用作计数器，通过翻转该行波计数器的各位来实现减法运算。

再者，通过利用后续数据来连续地操作该行波计数器并且为第一数据保持计数值来实现加法操作。

根据本配置，由于在各列中单独执行经常在图像传感器中执行的CDS(相关双采样)操作，所以像素输出的AD转换结果不依赖于列间时钟偏差或者参考电位偏差。

因此，基于高频时钟的计数操作是可能的。再者，由于以列为单位对AD转换结果进行相加或者相减，所以其优点在于可以在AD转换器电路上执行同一列中的像素输出的加法操作。

然而，这些电路的很大的局限性在于，电路通常必须以大致等于像素阵列的尺寸的宽度来布局，这具有以下缺点：(1)这种布局导致了在列方向上延伸的细长布局，于是在该方向上会出现关键路径；(2)很难布置大的缓存器。因而，与普通计数器电路相比，很难实现高速操作。

再者，即使当通过在电路中使用大的缓存器而实现高速操作时，由于是按照像素列的数量来设置计数器电路，功耗成为了一个主要问题，这就为提提升高速操作提出了另一难题。

通常，计数器仅能以时钟为单位执行计数操作。然而，通过在输出信号VCO的下降沿处将时钟的相位信息提供给比较器，可以以更加精细的单位获得计数值。

例如，可以在比较器的判断时刻将具有不同相位的时钟锁存。

或者，诸如在TDC(时间数字转换器)中，在不提高时钟频率本身的情况下通过利用时钟信号的相位信息，可以以小于时钟周期的时间单位执行计数操作。

然而，该相位信息不是二进制码，如果依原样使用该相位信息，很难执行上述的CDS操作或者在列中执行像素间加法/减法操作。

发明内容

因此，本发明期望提供一种二进制转换电路，该二进制转换电路非常之小，以至于使其能够轻易地集成在图像传感器中，耗电较少，能将 时钟相位信息转换为二进制值，并实现数字加法和减法。人们也期望提供一种二进制转换电路的二进制转换方法、AD转换器、固态摄像器件和采用该二进制转换电路和方法的相机***。

根据本发明的一种实施例的二进制转换电路包括：锁存电路，该锁存电路用于当信号的电平翻转时锁存至少一个时钟信号的相位信息，所述信号的电平是基于其状态而翻转的；至少一个转换电路，其响应于脉冲信号将锁存电路的已锁存相位信息转换为脉冲串；行波计数器部，其通过将由转换电路的转换而获得的脉冲作为计数时钟，来将时钟的相位信息转换为二进制码。

根据本发明的另一实施例的二进制转换方法包括以下步骤：当信号的电平翻转时，锁存至少一个时钟信号的相位信息，所述信号的电平是基于其状态而翻转的；响应于脉冲信号将已锁存相位信息转换为脉冲串；并且将由转换而获得的脉冲作为行波计数器的计数时钟，来将相位信息转换为二进制值。

根据本发明的再一实施例的模数(AD)转换器包括：比较器，其将输入电压与具有电压值随着时间线性变化的斜坡波形的参考电压相比较；锁存电路，当比较器的输出信号的电平翻转时，其锁存至少一个时钟信号的相位信息；至少一个转换电路，其响应于脉冲信号将所述锁存电路的已锁存相位信息转换为脉冲串；以及行波计数器部，其通过将由转换电路的转换而获得的脉冲作为计数时钟，来将时钟的相位信息转换为二进制码。

根据本发明的又一实施例的固态摄像器件包括：像素部，其包括多个以矩阵形式设置的像素，各个像素配置为执行光电转换；以及像素信号读出部，其以多个像素为单位从像素部中读出像素信号。该像素信号读出部具有模数(AD)转换器，该模数转换器设置为对应于一列像素以将读出的模拟信号转换为数字信号。该AD转换器包括：比较器，其将输入电压与具有电压值随着时间线性变化的斜坡波形的参考电压相比较；锁存电路，当比较器的输出信号的电平翻转时，其锁存至少一个时钟信号的相位信息；至少一个转换电路，其响应于脉冲信号将锁存电路的已锁存相位信息转换为脉冲串；以及行波计数器部，其通过利用由转换电 路的转换而获得的脉冲作为计数时钟，来将时钟的相位信息转换为二进制码。

根据本发明的又一实施例的相机***包括：固态摄像器件以及在所述固态摄像器件中形成拍摄图像的光学***，其中该固态摄像器件包括：像素部，其包括多个以矩阵形式设置的像素，各个像素配置为执行光电转换；以及像素信号读出部，其以多个像素为单位从像素部中读出像素信号，其中该像素信号读出部具有模数(AD)转换器，该模数转换器设置为对应于一列像素以将读出的模拟信号转换为数字信号，其中该AD转换器包括：比较器，其将输入电压与具有电压值随着时间线性变化的斜坡波形的参考电压相比较；锁存电路，当比较器的输出信号的电平翻转时，其锁存至少一个时钟信号的相位信息；至少一个转换电路，其响应于脉冲信号将所述锁存电路的已锁存相位信息转换为脉冲串；以及行波计数器部，其利用由转换电路的转换而获得的脉冲作为计数时钟，来将时钟的相位信息转换为二进制码。

根据本发明的实施例，该二进制转换电路可以制作得非常之小使其可以轻易地集成在图像传感器中，耗电较少，能将时钟相位信息转换为二进制值，并实现数字加法和减法。

附图说明

图1是表示具有比较器和计数器的普通电路示例的示意图；

图2是如图1所示的电路的时序图；

图3是表示根据本发明的第一实施例的AD转换器的示例配置的示意图；

图4是表示如图3所示的AD转换器的操作的时序图；

图5A和图5B是表示如图3所示的AD转换器的操作的时序图，表示了与锁存电路的锁存信息相对应的操作状态；

图6是表示根据本发明的第二实施例的AD转换器的示例配置的示意图；

图7是表示如图6所示的AD转换器的操作的时序图；

图8是表示扩展码与计数值之间的对应关系的示意图；

图9A和图9B是表示如图6所示的AD转换器的操作的时序图，表示了与锁存电路的锁存信息相对应的操作状态；

图10是表示根据本发明的第三实施例的AD转换器的示例配置的示意图；

图11是表示如图10所示的AD转换器的操作的时序图；

图12是表示扩展码和计数值之间的对应关系的示意图；

图13A和图13B是表示如图10所示的AD转换器的操作的时序图，表示了与锁存电路的锁存信息相对应的操作状态；

图14是根据第四实施例的时序图；

图15A和图15B是表示根据第四实施列的扩展码和二进制码之间的对应关系的示意图；

图16是表示用于延迟根据第四实施例的比较器的输出信号VCO的延迟部的示意图；

图17是表示根据本发明的第五实施例的AD转换器的示例配置的示意图；

图18是表示如图17所示的AD转换器中的扩展码和计数值之间的对应关系的示意图；

图19是表示采用根据本发明的实施例的列平行ADC的固态摄像器件(CMOS图像传感器)的示例配置的方块图；

图20是更具体地表示如图19所示的固态摄像器件(CMOS图像传感器)所采用的列平行ADC的ADC组的方块图；

图21是表示根据本发明的实施例的CMOS图像传感器中的像素的示例的示意图，该像素具有四个晶体管；

图22是表示如图19和图20所示的DA转换器所产生的斜坡波形的示例和ADC的操作时序的示意图；

图23是表示根据本发明的实施例的固态摄像器件所适用的相机***的示例配置的示意图。

具体实施方式

以下将参照附图描述本发明的实施例。

将按照以下顺序进行描述：

1.第一实施例(AD转换器的第一示例配置)；

2.第二实施例(AD转换器的第二示例配置)；

3.第三实施例(AD转换器的第三示例配置)；

4.第四实施例(AD转换器的第四示例配置)；

5.第五实施例(AD转换器的第五示例配置)；

6.第六实施例(固态摄像器件的示例整体配置)；以及

7.第七实施例(相机***的示例配置)

1.第一实施列

[AD转换器的第一示例配置]

图3是表示根据本发明的第一实施例的AD转换器的示例配置的示意图。

根据第一实施例的模数(AD)转换器10具有比较器11、锁存电路12、转换电路13和行波计数器部14。

锁存电路12、转换电路13和行波计数器部14构成二进制转换电路。

比较器11将输入电压VSL与具有电压值随着时间线性变化的斜坡波形的参考电压Vramp进行比较，并将具有对应于比较结果的电平的输出信号VCO输出至锁存电路12。

当比较器11的输出信号VCO的电平翻转时，锁存电路12锁存时钟信号CK的相位信息，并将已锁存的数据EB输出至转换电路13。

锁存电路12具有如图3所示的T型触发器FF121。

触发器FF121具有连接至时钟信号CK的供给线的输入D、连接至比较器11的输出信号VCO的输出线的端子T以及连接至转换电路13的输出Q。

转换电路13响应于脉冲信号ESCKI将锁存电路12的已锁存信息转换为脉冲(串)，并将该脉冲作为计数时钟输出至行波计数器部14。

转换电路13具有与门AD131。

与门AD131具有连接至脉冲信号ESCKI的供给线的正输入端以及连接至锁存信号EB的供给线的负输入端。

行波计数器部14响应于转换电路13的计数时钟将时钟信号的相位信息转换为作为行波计数器CNT141的最低有效位的二进制码。

行波计数器部14具有触发器FF141和行波计数器CNT141。

触发器FF141具有连接至其反相输出 

的输入D、连接至转换电路13的与门AD131的输出信号ESCKO的供给线的端子T以及连接至行波计数器CNT141的输入端的输出Q。

触发器FF141用作存储二进制化的数据的存储元件(锁存器)。

图4是表示如图3所示的AD转换器的操作的时序图。

图5A和图5B是表示如图3所示的AD转换器的操作的时序图。具体地，图5A表示当锁存电路的锁存信息EB为0时的操作状态，图5B表示当锁存电路的锁存信息EB为1时的操作状态。

接下来将结合图4、图5A和图5B描述如图3所示的AD转换器的操作。

在比较器11中，将具有电压值随着时间线性变化的斜坡波形的参考电压Vramp与输入电压VSL进行比较，将具有对应于比较结果的电平的输出信号VCO输入至锁存电路12。

在锁存电路12中，当比较器11的输出信号VCO的电平翻转时，时钟信号CK的相位信息被锁存。

在转换电路13中，响应于作为锁存信息的锁存信号EB，对脉冲信号ESCKI进行掩码，产生对应于该掩码状态的计数时钟，并将该计数时钟提供给行波计数器14。

如图5A和图5B所示，当锁存信号EB为1时，执行+0的累加操作，当锁存信号EB为0时，执行+1的累加操作。

换言之，如图5B所示，当脉冲信号ESCKI被锁存信号EB所掩码时，即EB＝1时，将与门AD131的输出信号ESCKO固定在低电平(L)。

如图5A所示，当EB＝0时，在输出信号ESCKO中出现脉冲，行波计数器CNT141被触发器FF141的输出D[0]所切换以执行+1累加。

将这样的时钟信号的相位信息转换为作为行波计数器CNT141的最低有效位的二进制码。

根据第一实施列，AD转换器10尺寸小，因此耗电较少，能将时钟相位信息转换为二进制值，并能实现数字加法和减法。

2.第二实施例

[AD转换器的第二示例配置]

图6是表示根据本发明的第二实施例的AD转换器的示例配置的示意图。

在第二实施例中，将描述锁存多相时钟信号的情况。

根据第二实施例的AD转换器20具有比较器21、锁存电路22、选择器23、第一转换电路24、第一行波计数器部25、掩码电路26、第二转换电路27和第二行波计数器部28。

锁存电路22、选择器23、第一转换电路24、第一行波计数器部25、掩码电路26、第二转换电路27和第二行波计数器部28构成二进制转换电路。

比较器21将输入电压VSL与具有电压值随着时间线性变化的斜坡波形的参考电压Vramp进行比较，并将具有对应于比较结果的电平的输出信号VCO输出至锁存电路22。

基本上，当比较器21的输出信号VCO的电平翻转时，锁存电路22锁存多个具有不同相位的时钟信号的相位信息，并将锁存值的一部分输出至选择器23和第一转换电路24。

在本示例中，将四个时钟信号ECK[3]、ECK[2]、ECK[1]和ECK[0]用作该多个具有不同相位的时钟信号。时钟信号ECK[2]、ECK[1]和ECK[0]各自具有从时钟信号ECK[3]的相位依次偏移45°的相位。

相位差45°对应于1/8个时钟周期Tck。

如图6所示的锁存电路22具有用作第一锁存器的触发器FF221、FF222和FF223，以及用作第二锁存器的触发器FF224。

触发器FF221～FF224分别与比较器21的输出信号VCO同步地锁存时钟信号ECK[0]、ECK[1]、ECK[2]和ECK[3]的相位信息。

触发器FF221与比较器21的输出信号VCO同步地锁存时钟信号ECK[0]的相位信息。从触发器FF221的输出Q获得扩展码EB[0]，触发器FF221将扩展码EB[0]输出至选择器23。

触发器FF222与比较器21的输出信号VCO同步地锁存时钟信号ECK[1]的相位信息。从触发器FF222的输出Q获得扩展码EB[1]，触发器FF222将扩展码EB[1]输出至选择器23。

触发器FF223与比较器21的输出信号VCO同步地锁存时钟信号ECK[2]的相位信息。从触发器FF223的输出Q获得扩展码EB[2]，触发器FF223将扩展码EB[2]输出至选择器23。

触发器FF224与比较器21的输出信号VCO同步地锁存时钟信号ECK[3]的相位信息。从触发器FF224的输出Q获得扩展码EB[3]，触发器FF224将扩展码EB[3]输出至第一转换电路24。

选择器23响应于选择信号ESEL[*]依次选择从触发器FF221～FF223中输出的扩展码EB[0]、EB[1]和EB[2]，并将所选择的扩展码作为信号EBO输出至第一转换电路24。

第一转换电路24响应于脉冲信号ESCKI0将作为锁存电路22的锁存信息的扩展码EB[0]～EB[3]转换为脉冲(串)，并将脉冲信号ESCK0作为计数时钟输出至第一行波计数器部25。

第一转换电路24具有与或门AOR241。

与或门AOR241的第一三输入与门具有连接至脉冲信号ESCKI0的供给线的第一输入端子、连接至扩展码EB[3]的输出线的第二负输入端子以及连接至选择器23的信号EBO的供给线的第三负输入端子。

与或门AOR241的第二三输入与门具有连接至脉冲信号ESCKI0的供给线的第一输入端子、连接至扩展码EB[3]的输出线的第二输入端子以及连接至选择器23的信号EBO的供给线的第三输入端子。

第一行波计数器部25响应于第一转换电路24的计数时钟将时钟信号的相位信息转换为作为低位的二进制码。

第一行波计数器部25具有作为存储元件彼此垂直连接的T型触发器FF251和FF252。

触发器FF251具有连接至第一转换电路24的信号ESCK0的供给线的端子T、连接至其反相输出 

的输入D以及连接至触发器FF252的端子T的输出Q。

触发器FF252具有连接至其反相输出 

的输入D和连接至第二转换电路27的输出Q。

掩码电路26基于掩码信号xMSK执行用于确定是否将锁存电路22的扩展码EB[3]输入至第二转换电路27的掩码处理。

掩码电路26具有与非门NA261，该与非门具有两个负输入。

与非门NA261具有连接至锁存电路22的扩展码EB[3]的供给线的第一输入端子以及连接至掩码信号xMSK的供给线的第二输入端子，该掩码信号xMSK在低电平时有效。

第二转换电路27响应于脉冲信号ESCKI2将锁存电路22的扩展码EB[3]转换为脉冲(串)，并输出转换后的脉冲信号DI[2]作为第二行波计数器部28的计数时钟。

第二转换电路27具有与或门AOR271。

与或门AOR271的第一二输入与门具有连接至脉冲信号ESCKI2的供给线的第一输入端子以及连接至掩码电路26的输出端子的第二负输入端子。

与或门AOR271的第二二输入与门具有连接至掩码电路26的输出端子的第一输入端子以及连接至第一行波计数器部25的输出D[1]的输出线的第二输入端子。

然后，与或门AOR27将输出信号DI[2]输出至第二行波计数器部28。

第二行波计数器部28响应于第二转换电路27的计数时钟将时钟信号的相位信息转换为作为行波计数器的高位的二进制码。

第二行波计数器部28具有触发器FF281和行波计数器CNT281。

触发器FF281具有连接至其反相输出 

的输入D、连接至第二转换电路27的输出信号DI[2]的供给线的端子T以及连接至行波计数器CNT281的输入端子的输出Q。

触发器FF281用作存储二进制化的数据的存储元件(锁存器)。

基本上，在AD转换器20的二进制转换电路中，将由形成四位的四个T型触发器FF221～FF224和选择器23所确定的脉冲信号通过第一转换电路24传输至第一行波计数器部25。

将由第一行波计数器部25生成的脉冲信号ESCK0传输至第二转换电路27，并由第二行波计数器部28对高位进行计数。

在二进制转换电路中，例如，4位BCD码表示为1000、1100、1110、1111、0111、0011、0001和0000八种状态。

这种情况下，当最高有效位(MSB)是“1”时，将MSB转换为“0”。当MSB为“0”时，将MSB转换为“4”。

当除MSB之外的低位为“0”时，将低位依原样转换为“0”。当低位为“1”时，将低位依原样转换为“1”。

然后，将由最初的八种状态形成的新的八种状态的BCD码值相加，将通过相加获得的0～7之间的各个十进制数用作脉冲的数量。

图7是表示如图6所示的AD转换器的操作的时序图。

图8是表示扩展码和计数值之间的对应关系的示意图。

图9A和图9B是表示如图6所示的AD转换器的操作的时序图。具体地，图9A表示当锁存电路的扩展码EB[3:0]为[0011b]时的操作状态，图9B表示当锁存电路的扩展码EB[3:0]为[1110b]时的操作状态。

以下将基于二进制转换电路的处理结合图7～图9A和图9B详细描述AD转换器20的操作。

图7中表示将四个时钟信号的相位移位了1/8Tck(此处Tck指时钟周期)的情况。

通过四个时钟信号ECK[0]～ECK[3]的0和1的组合，时钟周期平均分为8个子时段。时钟信号ECK[3:0]在0和1/8Tck之间的第一时段中为1000b，在1/8Tck和2/8Tck之间的后续时段中为1100b。

将时钟信号的相位除以8，可以获得对应于3位二进制码的信息。

当比较器21的输出信号VCO从高电平(H)变为低电平(L)时，立即锁存时钟信号ECK[3:0]，将锁存的数据用作如上所述的扩展码EB[3:0]。

当时钟周期的0和1/8Tck之间的第一时段转换为计数值“0”，1/8Tck和2/8Tck之间的后续时段转换为计数值“1”，并且随后的时段转换为计数值“2”、“3”、“4”等等时，产生若干具有如图8所示的对应关系的脉冲。

即是说，当扩展码EB[3]＝1时，扩展码EB[2:0]中的“1”位的数量与计数值相对应。当扩展码EB[3]＝0时，通过在扩展码EB[2:0]中的“0”位的数量上加上4而获得的数量与计数值相对应。

在图6所示的电路中，当扩展码EB[3]＝0时，产生提供给作为第二行波计数器部28的输出D[2]的计数脉冲。

在第一行波计数器部25中，若扩展码EB[3]＝0，当扩展码EB[2:0]为“0”时，产生提供给D[0]的计数脉冲。

在第一行波计数器部25中，若扩展码EB[3]＝1，当扩展码EB[2:0]为“1”时，产生提供给D[0]的计数脉冲。

接下来将结合图4、图9A和图9B描述如图6所示的AD转换器的操作。

在比较器21中，将具有电压值随着时间线性变化的斜坡波形的参考电压Vramp与输入电压VSL进行比较，将具有与比较结果相对应的电平的输出信号VCO输入至锁存电路22。

而且，将掩码信号xMSK设置在低电平，从而对从第一行波计数器部25的信号D[1]到第二行波计数器部28的信号D[2]的进位信号(carrysignal)进行掩码。

接下来，当将脉冲信号ESCKI2提供给第二转换电路27时，若扩展码EB[3]＝0，将脉冲提供给信号D[2]，信号D[2]变为“+4”。这种情况下，若扩展码EB[3]＝1，不提供脉冲给信号D[2]，信号D[2]变为“+0”。

接下来，将掩码信号xMSK设置在高电平，从而使得从第一行波计数器部25的输出信号D[1]至第二行波计数器部28的信号D[2]的进位信号可以通过。

接下来，将脉冲信号ESCKI0提供给第一转换电路24。这种情况下，通过扩展码EB[3]和EB[n](此处n＝0、1和2)的逻辑值来判断是否将脉冲信号ESCKI0的脉冲提供给信号D[0]。

通过选择信号ESEL依次选择扩展码EB[n]，仅当EB[3]＝EB[n]时，将计数时钟ESCK0传输至第一行波计数器部25。

因此，由于根据第二实施例的AD转换器是通过在总共七个存储元件(存储器元件，触发器)中仅增加数个但不超过10个门电路来进行配置的，门电路的数量为最少必要数量，因此，电路尺寸原则上非常小。

由于二进制化的值保存在行波计数器中，可以很好地与列ADC电路的数字CDS操作兼容。

根据第二实施例的AD转换器不仅能适用于图像传感器的计数器电路，也能适用于将其他时钟的相位信息转换为二进制码的通用电路。

3.第三实施例

[AD转换器的第三示例配置]

图10是表示根据本发明的第三实施例的AD转换器的示例配置的示意图。

在第三实施例中，将描述锁存多相时钟信号的情况。

根据第三实施例的AD转换器20A在以下方面不同于根据第二实施例的AD转换器20。

第三实施例的AD转换器20A在计数值方面不同于第二实施例的AD转换器20。即，将时钟周期的0和1/8Tck之间的第一时段转换为计数值“1”，将1/8Tck和2/8Tck之间的后续时段转换为计数值“2”，并且将随后的时段转换为计数值“3”、“4”、“5”等等。

在电路配置中，将转换电路24A布置在锁存电路22和选择器23的后级，将行波计数器部28A布置在转换电路24A的输出端。

转换电路24A响应于两个脉冲信号ESCKI0和ESCKI1将作为锁存电路22的锁存信息的扩展码EB[0]～EB[3]转换为脉冲(串)，并将脉冲信号ESCK作为计数时钟输出至行波计数器部28A。

转换电路24A具有与或门AOR241A。

与或门AOR241A的第一二输入与门具有连接至脉冲信号ESCKI0的供给线的第一输入端子和连接至选择器23的信号EBO的供给线的第二输入端子。

与或门AOR241A的三输入与门具有连接至脉冲信号ESCKI1的供给线的第一输入端子、连接至扩展码EB[3]的输出线的第二负输入端子以及连接至选择器23的信号EBO的供给线的第三负输入端子。

行波计数器部28A响应于转换电路24A的计数时钟将时钟信号的相位信息作为行波计数器的低位和高位转换为二进制码。

行波计数器部28A具有触发器FF281A～FF283A和行波计数器CNT281A。

触发器FF281A具有连接至其反相输出 

的输入D、连接至转换电路24A的输出信号ESCK的供给线的端子T以及连接至触发器FF282A的端子T的输出Q。

触发器FF282A具有连接至其反相输出 

的输入D和连接至触发器FF283A的端子T的输出Q。

触发器FF283A具有连接至其反相输出 

的输入D和连接至行波计数器CNT281A的输入端子的输出Q。

触发器FF281A被用作存储二进制化的数据的存储元件(锁存器)。

基本上，在AD转换器20A的二进制转换电路中，将由形成四位的四个T型触发器FF221～FF224和选择器23所确定的脉冲信号通过转换电路24A传输至行波计数器部28A。

由行波计数器部28A对低位和高位进行计数。

在二进制转换电路中，例如，4位BCD码表示为1000、1100、1110、1111、0111、0011、0001和0000八种状态。

这种情况下，当最高有效位(MSB)是“1”时，将MSB依原样转换为“1”。当MSB为“0”时，将MSB转换为“2”。

当MSB之外的低位为“0”时，将低位依原样转换为“0”。当低位为“1”时，将低位依原样转换为“1”。

然后，将由最初的八种状态形成的新的八种状态的BCD码值相加，将通过相加获得的1～8之间的各个十进制数用作脉冲的数量。

图11是表示如图10所示的AD转换器的操作的时序图。

图12是表示扩展码和计数值之间的对应关系的示意图。

图13A和图13B是表示如图10所示的AD转换器的操作的时序图。具体地，图13A表示当锁存电路的扩展码EB[3:0]为[0011b]时的操作状态，图13B表示当锁存电路的扩展码EB[3:0]为[1110b]时的操作状态。

以下将基于二进制转换电路的处理结合图11～图13A和图13B详细描述AD转换器20A的操作。

图11中表示将四个时钟信号的相位移位了1/8Tck(此处Tck指时钟周期)的情况。

在第三实施例中，计数值为在第二实施例中使用的计数值上加1。虽然存在偏移，在实施过程中不会引起任何特殊问题。

这种情况下，如图12所示，根据以下规则可以产生提供给D[0](触发器FF281A)的计数时钟。

即，当扩展位EB[2:0]的各位为1时，总是产生一个计数时钟。

当扩展位EB[2:0]的各位为0时，使用以下规则：

当扩展位EB[3]＝1时，不产生计数时钟。

当扩展位EB[3]＝0时，若扩展位EB[2:0]的各位为0，产生两个计数时钟。

响应于选择信号ESEL，由选择器23依次选择扩展码EB[n](此处n＝0、1和2)。

而且，通过扩展位EB[3]和EB[n]的组合，对于任一个n值，由转换电路24A来控制是将具有一个脉冲的脉冲信号ESCKI0和具有两个脉冲的脉冲信号ESKI1用作提供给D[0]的计数时钟还是不执行计数操作。

根据第三实施例，电路配置可以设计得比第二实施例的电路配置更加简单。然而，另一方面，可能会延长二进制转换所需的时间。

4.第四实施例

[AD转换器的第四示例配置]

在第四实施例中，将描述把根据第二和第三实施例的AD转换器用作TDC(时间数字转换器)的示例。

图14是根据第四实施例的时序图。

图15A和图15B是表示根据第四实施例的扩展码和二进制码之间的对应关系的示意图。图15A表示对应于第二实施例的情况，图15B表示对应于第三实施例的情况。

图16是表示用于延迟根据第四实施例的比较器的输出信号VCO的延迟部的示意图。

图16中的各个延迟部DLY1、DLY2和DLY3将信号VCO延迟Tck/8。

在第二实施例中，通过同一个比较器11的输出信号VCO锁存多相时钟信号。然而，在第四实施例中，将信号VCO延迟Tck/8(VCO[3:0])并且将同一个时钟信号CK锁存。

当由信号VCO[n]锁存的时钟信息为扩展码EB[n]时，扩展码EB[3:0]和对应的二进制码具有如图15A或者图15B所示的关系。

所示关系仅为第二和第三实施例中的关系的位翻转形式，其中0位翻转为1位。因此明显的是，通过***逻辑翻转电路，可以获得与第二和第三实施例相同的二进制码。

5.第五实施例

[AD转换器的第五示例配置]

图17是表示根据本发明的第五实施例的AD转换器的示例配置的示意图。

在第五实施例中，将描述锁存多相时钟信号的情况。

根据第五实施例的AD转换器20B在以下方面不同于根据第二实施例的AD转换器20。

在锁存电路22B中，多个(这种情况下为三个)用作第一锁存器的触发器FF221B～FF223B用于与比较器21的输出信号VCO_EB同步地锁存时钟信号CLKB、CLKC和CLKD以获得扩展码EB[2]、EB[1]和EB[0]。

再者，用作第二锁存器的一个触发器FF224B与不同于比较器21的输出信号的信号VCO_EB3同步地锁存时钟信号CLKA以获得扩展码EB[3]。

基本上，当比较器21的输出信号VCO翻转时，锁存电路22B对多个包括主时钟CLKA的具有不同相位的时钟信号的相位信息进行锁存，并对锁存值进行解码，从而输出比时钟周期具有更高分辨率的低位。

在本示例中，将时钟信号CLKA、CLKB、CLBC和CLKD用作该多个具有不同相位的时钟信号。时钟信号CLKB、CLBC和CLKD各自具有依次从主时钟信号CLKA的相位移位45°的相位。

选择器23B响应于选择信号EBSEL[3:0]依次选择扩展码EB[2]、EB[1]和EB[0]，并将选定的扩展码输出至转换电路24B。

在第五实施例中，将单个转换电路24B布置在锁存电路22B和选择器23B的后级，将行波计数器部28B布置在转换电路24B的输出端。

转换电路24B响应于单个脉冲信号EBCK将作为锁存电路22B的锁存信息的扩展码EB[0]～EB[3]转换为脉冲(串)，并将脉冲信号EBCK0作为计数时钟输出至行波计数器部28B。

转换电路24B具有与或门AOR241B。

与或门AOR241B的第一三输入与门具有连接至脉冲信号EBCK的供给线的第一输入端子、连接至扩展位EB[3]的供给线的第二负输入端子以及连接至选择器23B的信号EBO的供给线的第三输入端子。

与或门AOR241B的第二三输入与门具有连接至脉冲信号EBCK的供给线的第一输入端子、连接至扩展位EB[3]的供给线的第二输入端子以及连接至选择器23B的信号EBO的供给线的第三负输入端子。

行波计数器部28B响应于转换电路24B的计数时钟将时钟信号的相位信息作为行波计数器的低位和高位转换为二进制码。

行波计数器部28B具有触发器FF281B～FF283B、开关SW281以及行波计数器(未标示)。

触发器FF281B具有连接至其反相输出 

的输入D、连接至转换电路24B的输出信号ESCK0的供给线的端子CLK以及连接至触发器FF282B的端子CIN的反相输出 

。触发器FF281B输出来自反相输出 

的信号QB0。

触发器FF282B具有连接至其反相输出 

的输入D和连接至开关SW281的端子的反相输出 

。触发器FF282B输出来自反相输出 

的信号QB1。

开关SW281具有连接至扩展码EB[3]的供给线的端子b和连接至触发器FF283B的端子CIN的端子a。

再者，触发器FF283B具有连接至其反相输出 

的输入D，并输出来自反相输出 的信号QB2。

如图17所示，开关SW281具有与门AD281和与或门AOR281。

与门AD281具有连接至掩码信号XEBMSK的供给线的第一负输入端子和连接至扩展码EB[3]的供给线的第二输入端子。

与或门AOR281的第一二输入与门具有连接至时钟信号EB4CK的供给线的第一输入端子和连接至与门AD281的输出端子的第二输入端子。

与或门AOR281的第二二输入与门具有连接至与门AD281的输出端子的第一负输入端子和连接至触发器FF282B的信号QB1的输出线的第二输入端子。

在开关SW281中，当掩码信号XEBMSK处于低电平时，选择扩展码EB[3]并将其提供给触发器FF283B。

当掩码信号XEBMSK处于高电平时，选择触发器FF282B的信号QB1并将其提供给触发器FF283B。

基本上，在AD转换器20B的二进制转换电路中，将由形成四位的四个T型触发器FF221B～FF224B和选择器23B所确定的脉冲信号通过转换电路24B传输至行波计数器部28B。

由行波计数器部28B对低位和高位进行计数。

图18是表示如图17所示的AD转换器中扩展码和计数值之间的对应关系的示意图。

在该二进制转换电路中，例如，4位BCD码表示为1000、1100、1110、1111、0111、0011、0001和0000八种状态。

这种情况下，当最高有效位(MSB)是“0”时，将MSB依原样转换为“0”。当除MSB之外的低位为“0”时，将低位依原样转换为“0”。当低位为“1”时，将低位依原样转换为“1”。

当最高有效位(MSB)是“1”时，将MSB转换为“4”。当除MSB之外的低位为“1”时，将低位转换为“0”。当低位为“0”时，将低位转换为“1”。

然后，将由最初的八种状态形成的新的八种状态的BCD码值相加，将通过相加获得的0～7之间的各个十进制数用作脉冲的数量。

在上述配置中，从扩展码EB[3]中产生信号QB2。

当EB[3]＝0/1时，基于扩展码EB[2:0]中“1”/“0”位的数量产生信号QB[1:0]。

如上所述，根据本实施例的AD转换器包括用于锁存时钟信号的相位信息的存储元件(触发器)、用于保存相应二进制码所必须的最少数量的存储元件(触发器)和数个逻辑门，并且存储元件的数量与待保存的信息量相一致。

换言之，本实施例的AD转换器的特征在于其被配置为最小必要电路规模。

而且，如第一和第二实施例所述，无论将要保存多少个时钟相位点，都可以使用所述AD转换器。

本发明的本实施例涉及一种用于锁存时钟信号的相位信息并将脉冲信号提供给行波计数器以获得对应于相位信息的二进制值的方法。如第二和第三实施例所述，当锁存相同的多相时钟信息时，已知有多种适用的实现形式。再者，根据其用途和逻辑容易度等等，可以适当地改变电路尺寸和实现形式。

本发明的本实施例不仅适用于图像传感器，也适用于将时钟信号的相位信息转换为二进制码的通用电路。本发明的本实施例尤其适用于比如图像传感器的列电路等电路尺寸有很大限制的应用场合。

6.第六实施例

[固态摄像器件的整体示例配置]

图19是表示采用根据本发明的第五实施例的列平行ADC的固态摄像器件(CMOS图像传感器)的示例配置的方块图。

图20是更具体地表示如图19所示的固态摄像器件(CMOS图像传感器)所采用的列平行ADC的ADC组的方块图。

如图19和图20所示，固态摄像器件300具有用作成像部的像素部310、垂直扫描电路320、水平传输扫描电路330、时序控制电路340和用作像素信号读出部的AD转换器组(ADC)350。像素信号读出部配置为包括垂直扫描电路320等等。

固态摄像器件300进一步具有包括DA转换器361的DAC/偏置电路360、放大器电路(S/A)370、信号处理电路380和线存储器390。

在这些构成元件中，像素部310、垂直扫描电路320、水平传输扫描电路330、AD转换器组350、DAC/偏置电路360和放大器电路(S/A)370配置为模拟电路。

再者，时序控制电路340、信号处理电路380和线存储器390配置为数字电路。

像素部310具有如此配置，即像素以矩阵形式设布置，各个像素包括光电二极管和像素内放大器。

图21是表示根据本发明的实施例的CMOS图像传感器中的像素的示例的示意图，该像素具有四个晶体管。

例如，像素电路301A具有作为光电转换元件的光电二极管311。

像素电路301A具有用作单个光电转换元件的光电二极管311。

像素电路301A具有作为单个光电二极管311的有源元件的四个晶体管。四个晶体管包括用作传输元件的传输晶体管312、用作复位元件的复位晶体管313、放大晶体管314和选择晶体管315。

光电二极管311将入射光光电转换为对应于入射光量的电荷(此处指电子)量。

传输晶体管312连接在光电二极管311和用作输出节点的浮动扩散部FD之间。

一旦通过传输控制线LTx将驱动信号TG施加于传输晶体管312的栅极(传输门)时，传输晶体管312将由光电二极管311进行光电转换后的电子传输至浮动扩散部FD。

复位晶体管313连接至电源线LVDD和浮动扩散部FD。

一旦通过复位控制线LRST将复位信号RST施加于复位晶体管313的栅极时，复位晶体管313将浮动扩散部FD的电位复位为电源线LVDD的电位。

放大晶体管314的栅极连接至浮动扩散部FD。放大晶体管314通过选择晶体管315连接至垂直信号线316。放大晶体管314和位于像素部外部的恒流源构成源极跟随器。

当通过选择控制线LSEL将控制信号(地址信号或者选择信号)SEL提供给选择晶体管315的栅极时，使得选择晶体管315导通。

当选择晶体管315导通时，放大晶体管314放大浮动扩散部FD的电位，并将对应于该放大的电位的电压输出至垂直信号线316。然后通过垂直信号线316将从各个像素输出的电压输出至用作像素信号读出电路的ADC组350。

因为比如传输晶体管312、复位晶体管313和选择晶体管315各自的栅极在各行彼此相连，所以对于同一行的像素，这些操作是同时执行的。

各行像素阵列设置有一组设置在像素部310中的复位控制线LRST、传输控制线LTx和选择控制线LSEL。

复位控制线LRST、传输控制线LTx和选择控制线LSEL由用作像素驱动部的垂直扫描电路320驱动。

在固态摄像器件300中，将用于产生内部时钟的时序控制电路340、用于控制行寻址和行扫描的垂直扫描电路320以及用于控制列寻址和列扫描的水平传输扫描电路330设置为依次从像素部310中读出信号的控制电路。

时序控制电路340产生像素部310、垂直扫描电路320、水平传输扫描电路330、AD转换器组(ADC组)350、DAC/偏置电路360、信号处理电路380和线存储器390进行信号处理所必需的时序信号。

例如，在像素部310中，通过利用线快门执行光子累积和放电，在各像素行中对动态或者静态图像进行光电转换，并将模拟信号VSL输出至ADC组。

在ADC组350中，各ADC块(各列部)利用由AD转换器(DAC)361提供的参考电压Vramp和数字CDS，针对像素部310的模拟输出执行与APGA兼容的集成ADC，以输出若干位的数字信号。

图22是表示如图19和图20所示的DAC所产生的斜坡波形的示例和ADC的操作时序的示意图。

在ADC组350中，ADC布置在多个列中。

如图22所示，DA转换器361产生具有通过逐步改变参考电压而获得的斜坡波形(RAMP)的参考电压Vramp。

各ADC具有比较器351，该比较器用于对通过垂直信号线316从各行线的像素中获得的模拟信号(电位VSL)与参考电压Vramp进行比较。

此外，各ADC具有对比较时间进行计数的计数器352和保存该计数结果的锁存器(存储器)353。

对于比较器351和计数器352，例如，可以采用与根据第一至第五实施例的AD转换器相同的配置。

因此，此处将省略对其的描述。

ADC组350具有k位数字信号转换功能，并配置用于各垂直信号线(列线)，由此形成列平行ADC块。

各锁存器353的输出连接至例如具有k位宽度的水平传输线LTRF。

此外，设置有k个对应于水平传输线LTRF的放大器电路370和信号处理电路380。

在ADC组350中的AD转换时段结束之后，水平传输扫描电路330将保存在锁存器353中的数据传输给水平传输线LTRF以通过放大器电路370输入至信号处理电路380，并且通过预定的信号处理产生二维图像。

水平传输扫描电路330执行同时的多通道并行传输以确保传输率。

时序控制电路340产生比如像素部310和ADC组350等各模块执行信号处理所需的时序信号。

位于后级的信号处理电路380对存储在线存储器390中的信号执行数字信号处理。该数字信号处理包括垂直线缺陷和点缺陷的校正、信号箝位、并串行转换、压缩、编码、相加、平均和间歇操作等等。

线存储器390对从各像素行传输来的数字信号进行存储。

在本实施例的固态摄像器件300中，将信号处理电路380的数字输出传输至ISP和基带LSI以作为输入。

如上所述，执行列并行输出处理。

作为根据本发明的第六实施例的固态摄像器件的CMOS图像传感器300采用了根据第一至第四实施例的任何一种AD转换器(ADC)10、20、20A和20B。

因此，由于该固态摄像器件配置为在总共七个存储元件(存储器元件，触发器)中仅增加数个但不超过10个逻辑门，逻辑门的数量为最少必要数量，因此电路尺寸原则上非常小。

由于二进制化的值保存在行波计数器中，可以很好地与列ADC电路的数字CDS操作兼容。

第六实施例不仅能适用于图像传感器的计数器电路，也能适用于将其他时钟的相位信息转换为二进制码的通用电路。

具有上述优点的固态摄像器件可以用作数码相机和摄像机的摄像器件。

7.第七实施例

[相机***的示例配置]

图23是表示采用了根据本发明的第七实施例的固态摄像器件的相机***的示例配置的示意图。

如图23所示，相机***400具有可以采用根据本发明的实施例的固态摄像器件300的摄像器件410。

相机***400具有在成像表面上形成入射光(图像光)的图像的透镜420，例如，该透镜用作将入射光引导至摄像器件410的像素区的光学***(比如，形成拍摄图像)。

相机***400进一步具有用于驱动摄像器件410的驱动电路(DRV)430和用于处理摄像器件410的输出信号的信号处理电路(PRC)440。

驱动电路430具有时序发生器(未标示)，该时序发生器产生多种用于驱动摄像器件410中的电路的包括启动脉冲和时钟脉冲的时序信号，并利用预定的时序信号来驱动摄像器件410。

信号处理电路440对摄像器件410的输出信号执行预定的信号处理。

将由信号处理电路440处理的图像信号记录在例如存储器等记录介质中。将记录在记录介质中的图像信息通过打印机等设备作为硬拷贝打印在纸上。而且，将由信号处理电路440处理的图像信号作为动态图像显示在包括液晶显示器等显示器上。

如上所述，通过将固态摄像器件300作为摄像器件410安装在比如数字静物相机等摄像设备上，可以实现高精度相机。

本领域的技术人员应当明白，在不脱离所附权利要求及其等同物的范围内，根据设计需要和其它因素可出现各种变化、组合、子组合和替代。

Claims (20)

1.一种二进制转换电路，其包括：

锁存电路，其用于当信号的电平翻转时锁存至少一个时钟信号的相位信息，所述信号的电平是基于其状态而翻转的；

至少一个转换电路，其响应于脉冲信号而将所述锁存电路的已锁存相位信息转换为脉冲串；以及

行波计数器部，其通过将由所述转换电路的转换而获得的所述脉冲用作计数时钟，以将时钟的相位信息转换为二进制码。

2.根据权利要求1所述的二进制转换电路，其特征在于，所述转换电路将所述相位信息转换为对应于相应二进制码的若干脉冲串。

3.根据权利要求1所述的二进制转换电路，其特征在于，所述锁存电路在多个时序处锁存一个时钟的相位信息，并且

所述转换电路将各个时钟的已锁存相位信息转换为脉冲串。

4.根据权利要求3所述的二进制转换电路，其特征在于，所述转换电路将所述相位信息转换为对应于相应二进制码的若干脉冲串。

5.根据权利要求1～4任一项所述的二进制转换电路，其特征在于，所述行波计数器部分成高位行波计数器部和低位行波计数器部，

所述高位行波计数器部响应于所述时钟信号来执行计数操作，并且

所述低位行波计数器部基于所述时钟的相位信息来执行计数操作。

6.根据权利要求5所述的二进制转换电路，其特征在于，所述高位行波计数器部响应于所述计数时钟或者来自所述低位行波计数器部的进位信号来执行所述计数操作。

7.根据权利要求1～4任一项所述的二进制转换电路，进一步包括高位行波计数器部。

8.根据权利要求6或7所述的二进制转换电路，进一步包括选择部，该选择部用于选择所述计数时钟或者来自所述低位行波计数器部的所述进位信号，以提供给所述高位行波计数器部。

9.根据权利要求1～8任一项所述的二进制转换电路，其特征在于，所述转换电路包括第一转换电路和第二转换电路，

所述行波计数器部包括第一行波计数器部和第二行波计数器部，

所述锁存电路包括分别用于锁存四个不同时钟信号的四个T型触发器，其中三个连续的T型触发器构成第一锁存器，余下的一个T型触发器构成第二锁存器，

所述二进制转换电路进一步包括：

选择器，其响应于选择信号以选择用作所述锁存电路的所述第一锁存器的所述三个T型触发器的已锁存的相位信息；以及

掩码电路，其响应于掩码信号以执行掩码处理，以确定是否将用作所述锁存电路的所述第二锁存器的所述T型触发器的已锁存的相位信息输入至所述第二转换电路，

所述第一转换电路响应于第一脉冲信号将所述锁存电路的四条已锁存的相位信息转换为脉冲串，并将转换后的信号输出为所述第一行波计数器部的计数时钟，并且

所述第二转换电路响应于第二脉冲信号将所述第一行波计数器部的输出信号或者由所述掩码电路提供的用作所述第二锁存器的T型触发器的已锁存相位信息转换为计数时钟，并将所述计数时钟输出至对高位进行计数的所述第二行波计数器部。

10.根据权利要求9所述的二进制转换电路，其特征在于，当4位BCD码表示为1000、1100、1110、1111、0111、0011、0001和0000八种状态时，通过以下方式由最初的八种状态形成新的八种状态，即，将最高有效位值“1”和“0”分别转换为“0”和“4”，将除所述最高有效位以外的低位值“0”和“1”分别依原样转换为“0”和“1”，将新的八种状态的BCD码值相加以获得0～7之间的十进制数，所述十进制数用作脉冲的数量。

11.根据权利要求1～8任一项所述的二进制转换电路，其特征在于，所述锁存电路包括用于分别锁存四个不同时钟信号的四个T型触发器，其中三个连续的T型触发器构成第一锁存器，余下的一个T型触发器构成第二锁存器，

所述二进制转换电路进一步包括选择器，该选择器用于响应于选择信号来选择用作所述锁存电路的所述第一锁存器的所述三个T型触发器的已锁存相位信息，并且

所述第一转换电路响应于第一和第二脉冲信号将所述锁存电路的四条已锁存相位信息转换为脉冲串，并将转换后的信号输出为所述行波计数器部的计数时钟。

12.根据权利要求11所述的二进制转换电路，其特征在于，当4位BCD码表示为1000、1100、1110、1111、0111、0011、0001和0000八种状态时，通过以下方式由最初的八种状态形成新的八种状态，即，将最高有效位值“1”和“0”分别转换为“1”和“2”，将除所述最高有效位以外的低位值“0”和“1”依原样分别转换为“0”和“1”，将新的八种状态的BCD码值相加以获得1～8之间的十进制数，所述十进制数被用作脉冲的数量。

13.一种二进制转换方法，其包括以下步骤：

当信号的电平翻转时，锁存至少一个时钟信号的相位信息，所述信号的电平是基于其状态而翻转的；

响应于脉冲信号将所述已锁存相位信息转换为脉冲串；并且

通过将由所述转换而获得的脉冲用作所述行波计数器部的计数时钟，以将所述相位信息转换为二进制值。

14.根据权利要求13所述的二进制转换方法，其特征在于，所述相位信息被转换为对应于相应二进制码的若干脉冲串。

15.根据权利要求13所述的二进制转换方法，其特征在于，在多个时序处锁存一个时钟的相位信息，并且

将各个时钟的已锁存相位信息转换为脉冲串。

16.根据权利要求15所述的二进制转换方法，其特征在于，所述相位信息被转换为对应于相应二进制码的若干脉冲串。

17.根据权利要求13～16任一项所述的二进制转换方法，其特征在于，当4位BCD码表示为1000、1100、1110、1111、0111、0011、0001和0000八种状态时，通过以下方式由最初的八种状态形成新的八种状态，即，将最高有效位值“1”和“0”分别转换为“0”和“4”，将除所述最高有效位以外的低位值“0”和“1”分别依原样转换为“0”和“1”，将新的八种状态的BCD码值相加以获得0～7之间的十进制数，所述十进制数被用作脉冲的数量，或者

当4位BCD码表示为1000、1100、1110、1111、0111、0011、0001和0000八种状态时，通过以下方式由最初的八种状态形成新的八种状态，即，将最高有效位值“1”和“0”分别转换为“1”和“2”，将除所述最高有效位以外的低位值“0”和“1”分别依原样转换为“0”和“1”，将新的八种状态的BCD码值相加以获得1～8之间的十进制数，所述十进制数被用作脉冲的数量。

18.一种模数转换器，其包括：

比较器，其用于将输入电压与具有电压值随着时间线性变化的斜坡波形的参考电压相比较；

锁存电路，当所述比较器的输出信号的电平翻转时，该锁存电路用于锁存至少一个时钟信号的相位信息；

至少一个转换电路，其响应于脉冲信号将所述锁存电路的已锁存相位信息转换为脉冲串；以及

行波计数器部，其通过利用由所述转换电路的转换而获得的所述脉冲作为计数时钟，来将时钟的相位信息转换为二进制码。

19.一种固态摄像器件，其包括：

像素部，其包括多个以矩阵形式布置的像素，各个像素配置为执行光电转换；以及

像素信号读出部，其用于以多个像素为单位从所述像素部中读出像素信号，

其中，所述像素信号读出部具有模数转换器，该模数转换器设置为对应于一列像素以将读出的模拟信号转换为数字信号，并且

所述模数转换器包括：

比较器，其用于将输入电压与具有电压值随着时间线性变化的斜坡波形的参考电压相比较，

锁存电路，当所述比较器的输出信号的电平翻转时，该锁存电路用于锁存至少一个时钟信号的相位信息，

至少一个转换电路，其响应于脉冲信号将所述锁存电路的已锁存相位信息转换为脉冲串，以及

行波计数器部，其通过将由所述转换电路的转换而获得的所述脉冲作为计数时钟，来将时钟的相位信息转换为二进制码。

20.一种相机***，其包括：

固态摄像器件；以及

光学***，其用于在所述固态摄像器件中形成拍摄图像，

其中，所述固态摄像器件包括：

像素部，其包括多个以矩阵形式布置的像素，各个像素配置为执行光电转换，以及

像素信号读出部，其用于以多个像素为单位从所述像素部中读出像素信号，

其中，所述像素信号读出部具有模数转换器，该模数转换器设置为对应于一列像素以将读出的模拟信号转换为数字信号，并且

其中所述模数转换器包括：

比较器，其用于将输入电压与具有电压值随着时间线性变化的斜坡波形的参考电压相比较，

锁存电路，当所述比较器的输出信号的电平翻转时，该锁存电路用于锁存至少一个时钟信号的相位信息，

至少一个转换电路，其用于响应于脉冲信号以将所述锁存电路的已锁存相位信息转换为脉冲串，以及

行波计数器部，其通过将由所述转换电路的转换而获得的脉冲作为计数时钟，来将时钟的相位信息转换为二进制码。

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