CN101877240B

CN101877240B - 内存及存储装置

Info

Publication number: CN101877240B
Application number: CN 200910136962
Authority: CN
Inventors: 陈瑞隆
Original assignee: Vanguard International Semiconductor Corp
Current assignee: Vanguard International Semiconductor Corp; Vanguard International Semiconductor America
Priority date: 2009-04-30
Filing date: 2009-04-30
Publication date: 2012-12-12
Anticipated expiration: 2029-04-30
Also published as: CN101877240A

Abstract

一种内存及存储装置。所述内存包括多个字符线、一第一、第二及第三位线以及多个存储单元，字符线依序平行排列，第一、第二及第三位线垂直字符线，并依序平行排列，每一存储单元对应一字符线以及一位线。每一对应到第一位线的存储单元所对应的字符线不同于对应到第二位线的存储单元所对应的字符线。由于交错排列内存内的存储单元，故可避免相邻的位线受到噪声干扰(因耦合电容所引起)。再者，也不需额外设置上拉负载。因此，可减少组件成本，亦不会增加内存的功率损耗。

Description

内存及存储装置

技术领域

本发明是有关于一种内存及存储装置，特别是有关于一种存储装置的存储单元的排列结构。

背景技术

图1为已知存储单元的排列示意图。如图所示，当字符线WL被致能时，存储单元C₀～C₃内的晶体管均被导通，因此，位线BL₀～BL₃便可输出相对应的位准。在图1中，当存储单元C₀～C₃内的晶体管均被导通时，除了位线BL₁是输出高位准以外，其余位线(如BL₀、BL₂、BL₃)均输出低位准。

然而，位线BL₁与相邻的位线(如BL₀及BL₂)之间具有耦合电容。因此，位线BL₁可能会因耦合电容的影响，因而输出不正确的位准(如低位准)。为了解决此问题，已知的解决方式是将上拉(pull up)负载耦接于位线，但将造成成本的增加。另外，额外加入的上拉负载将形成多余的电流路径(current path)，因而增加功率损耗。

发明内容

本发明提供一种存储装置，包括一内存以及一读取电路。读取电路耦接内存，用以读取内存所储存的数据。内存包括，多个字符线、一第一、第二及第三位线以及多个存储单元。字符线依序平行排列。第一、第二及第三位线垂直字符线，并依序平行排列。每一存储单元对应一字符线以及一位线。每一对应到第一位线的存储单元所对应的字符线不同于对应到第二位线的存储单元所对应的字符线。

本发明更提供一种内存，包括多个字符线、一第一、第二及第三位线以及多个存储单元。字符线依序平行排列。第一、第二及第三位线垂直字符线，并依序平行排列。每一存储单元对应一字符线以及一位线。每一对应到第一位线的存储单元所对应的字符线不同于对应到第二位线的存储单元所对应的字符线。

由于交错排列内存内的存储单元，故可避免相邻的位线受到噪声干扰(因耦合电容所引起)。再者，也不需额外设置上拉负载。因此，可减少组件成本，亦不会增加内存的功率损耗。

附图说明

图1为已知存储单元的排列示意图。

图2为本发明的存储装置的示意图。

图3为本发明的内存的一可能实施例。

附图标号

200：存储装置； 210：内存；

230：读取电路； 231：切换单元；

233：感测单元； SW₀～SW_n：开关；

CMP：比较器； BL₀～BL_n：位线；

WL、WL₀～WL_m：字符线； T₀₀、T₁₁：晶体管；

C₀～C₃、C₀₀、C₀₂、C₁₁、C₁₃、C₂₀、C₂₂、C₃₁、C₃₃：存储单元。

具体实施方式

为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附附图，作详细说明如下：

图2为本发明的存储装置的示意图。如图所示，存储装置200包括，内存210以及读取电路230。内存210具有许多存储单元(未显示在图2)。读取电路230用以读取内存210内的存储单元所储存的数据。在一可能实施例中，内存210是一只读存储器(Read-only memory；ROM)。

读取电路230包括，切换单元231以及感测单元233。切换单元231耦接于内存210与感测单元233之间，用以选择地输出内存210内的存储单元所储存的数据予感测单元233。在本实施例中，切换单元231具有开关SW₀～SW_n。开关SW₀～SW_n分别耦接内存210内的相对应位线。因此，开关SW₀～SW_n的数量对应内存210的位线(bit line)的数量。

当开关SW₀～SW_n的任一者导通时，便可将所对应的位线的位准传送至感测单元233。开关SW₀～SW_n的导通与否可由一控制器(未显示)所控制。由于本领域的技术人员可利用许多方式实现所述控制器，故不再说明。另外，在同一时间，仅有一开关被导通，其余开关均不导通。

感测单元231判断内存210内的存储单元所储存的数据。在本实施例中，感测单元231是比较器CMP，用以判断位线的位准。如图所示，比较器CMP的正相输入端接收开关单元231的输出信号，其反相输入端接收参考信号Vref。比较器CMP比较开关单元231的输出信号与参考信号Vref，并根据比较结果，得知位线的位准。

图3为本发明的内存210的一可能实施例。如图所示，内存210包括，字符线(word line)WL₀～WL_m、位线(bit line)BL₀～BL_n以及多个存储单元。字符线WL₀～WL_m依序平行排列。位线BL₀～BL_n垂直字符线WL₀～WL_m，并依序平行排列。在本实施例中，字符线WL₀～WL_m是往水平方向延伸。

每一存储单元对应一字符线以及一位线。举例而言，存储单元C₀₀对应字符线WL₀以及位线BL₀；存储单元C₁₁对应字符线WL₁以及位线BL₁。在本实施例中，每一对应到第一位线的存储单元所对应的字符线不同于对应到第二位线的存储单元所对应的字符线，其中第一及第二位线彼此相邻排列。

以位线BL₀～BL₂为例，如图所示，位线BL₀～BL₂依序排列。对应到位线BL₀的存储单元(如C₀₀与C₂₀)所对应的字符线(如WL₀与WL₂)是不同于对应到位线BL₁的存储单元(如C₁₁与C₃₁)所对应的字符线(如WL₁与WL₃)，其中位线BL₀相邻BL₁。

同样地，对应到位线BL₁的存储单元(如C₁₁与C₃₁)所对应的字符线(如WL₁与WL₃)是不同于对应到位线BL₂的存储单元(如C₀₂与C₂₂)所对应的字符线(如WL₀与WL₂)，其中位线BL₁相邻BL₂。

由于相邻的位线的存储单元所对应的字符线不同，故可避免位线所输出的位准受到耦合电容的影响。举例而言，当字符线WL₀被致能，并且字符线WL₁被禁能时，由于位线BL₁及BL₃并未输出位准，故位线BL₀及BL₂所输出的位准便不会受到相邻的位线(如BL₁及BL₃)所影响。

同样地，当字符线WL₀被禁能，并且字符线WL₁被致能时，由于位线BL₀及BL₂并未输出位准，故位线BL₁及BL₃所输出的位准便不会受相邻的位线(如BL₀及BL₂)所影响。

因此，通过交错排列的存储单元，便可避免位线具有抗噪声(因耦合电容所引起)的功能。再者，由于不需额外设置上拉负载，故可避免增加内存210的功率损耗，进而使内存210具有省电的功能。

在其它实施例中，可利用一列控制器(未显示)致能或禁能字符线WL₀～WL_m。在同一时间，仅有单一字符线被致能，其余字符线均为禁能状态。由于本领域的技术人员可利用许多方式实现列控制器，故不再说明。

在本实施例中，对应到某一位线的存储单元所对应的字符线可能相同于对应到另一位线的存储单元所对应的字符线，其中这两位线并不相邻。以图3所示的位线BL₀～BL₃为例。如图所示，位线BL₀～BL₃依序排列。位线BL₀并未相邻位线BL₂。同样地，位线BL₁亦未相邻位线BL₃。

对应到位线BL₀的存储单元(如C₀₀与C₂₀)所对应的字符线(如WL₀与WL₂)是相同于对应到位线BL₂的存储单元(如C₀₂与C₂₂)所对应的字符线(如WL₀与WL₂)。同样地，对应到位线BL₁的存储单元(如C₁₁与C₃₁)所对应的字符线(如WL₁与WL₃)是相同于对应到位线BL₃的存储单元(如C₁₃与C₃₃)所对应的字符线(如WL₁与WL₂)。

在本实施例中，内存210的多个存储单元均是由晶体管所构成。以存储单元C₀₀为例，其是由晶体管T₀₀所构成。晶体管T₀₀具有一控制端、一第一电极以及一第二电极。晶体管T₀₀的控制端耦接相对应的字符线(如WL₀)，其第一电极接收一低位准(如接地位准V_SS)。

由于晶体管T₀₀的第二电极电连接位线BL₀，因此，存储单元C₀₀是储存数据“0”。同样地，由于存储单元C₁₁的晶体管T₁₁的第二电极并未电连接位线BL₁，因此，存储单元C₁₁是储存数据“1”。在本实施例中，所有存储单元的晶体管均为N型晶体管。因此，N型晶体管的栅极作为晶体管T₀₀或T₁₁的控制端，其源极作为晶体管T₀₀或T₁₁的第一电极，其漏极作为晶体管T₀₀或T₁₁的第二电极。在其它实施例中，可利用P型晶体管取代N型晶体管。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟悉本领域的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求范围所界定为准。

Claims

1.一种存储装置，其特征在于，所述装置包括：

一内存，包括：

多个字符线，依序平行排列；

一第一、第二及第三位线，垂直所述这些字符线，并依序平行排列；

多个存储单元，每一存储单元对应一字符线以及一位线，其中每一对应到所述第一位线的存储单元所对应的字符线不同于对应到所述第二位线的存储单元所对应的字符线，其中每一存储单元是由一晶体管所构成，其中所述这些存储单元中的一第一存储单元对应所述第一位线，并由一第一晶体管所构成，所述第一晶体管具有一控制端、一第一电极以及一第二电极，所述控制端耦接一相对应的字符线，所述第一电极接收一接地位准；以及

一读取电路，耦接所述内存，用以读取所述内存所储存的数据。

2.如权利要求1所述的存储装置，其特征在于，每一对应到所述第一位线的存储单元所对应的字符线相同于对应到所述第三位线的存储单元所对应的字符线。

3.如权利要求1所述的存储装置，其特征在于，当所述第二电极电连接所述第一位线时，表示所述第一存储单元储存数据0，当所述第二电极未电连接所述第一位线时，表示所述第一存储单元储存数据1。

4.如权利要求1所述的存储装置，其特征在于，所述第一晶体管是一N型晶体管，所述N型晶体管的栅极作为所述控制端，其源极作为所述第一电极，其漏极作为所述第二电极。

5.如权利要求1所述的存储装置，其特征在于，所述读取电路包括：

一感测单元，用以判断所述这些存储单元所储存的数据，并具有一比较器，所述比较器具有一正相输入端、一反相输入端以及一输出端，所述反相输入端接收一参考信号；以及

一切换单元，耦接于所述这些位线与所述感测单元之间，用以选择地输出所述这些存储单元所储存的数据，所述切换单元至少包括：

一第一开关，耦接于所述正相输入端与所述第一位线之间；以及

一第二开关，耦接于所述正相输入端与所述第二位线之间。

6.一种内存，其特征在于，所述内存包括：

多个字符线，依序平行排列；

多个存储单元，每一存储单元对应一字符线以及一位线，其中每一对应到所述第一位线的存储单元所对应的字符线不同于对应到所述第二位线的存储单元所对应的字符线，每一存储单元是由一晶体管所构成，所述这些存储单元中的一第一存储单元对应所述第一位线，并由一第一晶体管所构成，所述第一晶体管具有一控制端、一第一电极以及一第二电极，所述控制端耦接一相对应的字符线，所述第一电极接收一接地位准。

7.如权利要求6所述的内存，其特征在于，每一对应到所述第一位线的存储单元所对应的字符线相同于对应到所述第三位线的存储单元所对应的字符线。

8.如权利要求6所述的内存，其特征在于，所述第一晶体管是一N型晶体管，所述N型晶体管的栅极作为所述控制端，其源极作为所述第一电极，其漏极作为所述第二电极。

9.如权利要求6所述的内存，其特征在于，当所述第二电极电连接所述第一位线时，表示所述第一存储单元储存数据0，当所述第二电极未电连接所述第一位线时，表示所述第一存储单元储存数据1。