CN101859764B - 静电防护电路及采用此种静电防护电路的显示装置 - Google Patents

Abstract

本发明实施例提供一种静电防护电路以及采用此种静电防护电路的显示装置，该静电防护电路包括三个晶体管与二个分压电路。其中，第一晶体管的其中一源/漏极耦接第一电源线，而另一源/漏极耦接第二电源线。第二晶体管的其中一源/漏极耦接第一电源线，而另一源/漏极耦接第一晶体管的栅极。第三晶体管的其中一源/漏极耦接第一晶体管的栅极，而另一源/漏极耦接第二电源线。第一分压电路用以依据第一电源线与第二电源线的电位差而提供第一分压至第二晶体管的栅极，而第二分压电路用以依据第一电源线与第二电源线的电位差而提供第二分压至第三晶体管的栅极。通过本发明实施例，静电防护电路性能稳定且可靠，并且也不会增加栅极驱动电路与源极驱动电路的负载量。

Description

静电防护电路及采用此种静电防护电路的显示装置

技术领域

本发明关于静电放电防护的技术领域，特别是关于一种静电防护电路(ESD PROTECTION CIRCUIT)及采用此静电防护电路的显示装置。

背景技术

传统液晶显示装置主要是采用薄膜晶体管式二极管(TFT diode)、金属-绝缘体-金属式二极管(metal-insulator-metal diode，MIM diode)、避雷针型图案设计以及串联阻抗这四种方式来防止静电放电破坏液晶显示装置内部的主要电路，例如是防止静电放电破坏液晶显示装置内部的栅极驱动电路(gate driver)，或是防止静电放电破坏液晶显示面板内的像素电路。以下将分别介绍上述这四种方式。

图1为已有的其中一种液晶显示装置的说明图。请参照图1，此液晶显示装置100包括有显示面板110、多个静电防护装置120与短路环130。显示面板110中包括有多个像素112、多条栅极线114与多条源极线116，且每一像素112耦接其中一条栅极线114与其中一条源极线116。此外，每一静电防护装置120皆耦接短路环130，且每一静电防护装置120耦接这些栅极线114与这些源极线116的其中之一。

此外，每一静电防护装置120是由多个晶体管122所组成，且每一晶体管122都是一个以特殊方式连接的薄膜晶体管(thin-film transistor，TFT)。这些以特殊方式连接的薄膜晶体管即形成所谓的薄膜晶体管式二极管。图1所示的静电防护装置120有一缺点，就是这些静电防护装置120在经过长期使用后，静电防护装置120中的晶体管122的临界电压(threshold voltage，Vth)就会飘移，因而影响了晶体管122的导通能力。

图2为已有的另一种液晶显示装置的说明图。在图2中，标号与图1中的标号相同者表示为相同物件。请参照图2，相较于图1所示的静电防护装置120，此液晶显示装置200所采用的每一静电防护装置220乃是以金属-绝缘体-金属式二极管来实现。图2所示的静电防护装置220也有一缺点，就是当静电较小时，静电防护装置220的导通能力也较差；而当静电过大时，静电防护装置220则容易崩溃而造成永久损坏。

图3也为已有的一种液晶显示装置的说明图。在图3中，标号与图1中的标号相同者表示为相同物件。请参照图3，相较于图1所示的静电防护装置120，此液晶显示装置300所采用的每一静电防护装置320，乃是将一条栅极线114或一条源极线116中的部分金属区域搭配短路环130中的部分金属区域以避雷针型图案设计来加以实现。图3所示的静电防护装置320也有一缺点，就是当静电过大时，静电防护装置320也可能会永久性毁损。

图4为已有的再一种液晶显示装置的说明图。在图4中，标号与图1中的标号相同者表示为相同物件。请参照图4，相较于图1所示的静电防护装置120，此液晶显示装置400所采用的每一静电防护装置420乃是以电阻来实现，且此液晶显示装置400并未采用如图1所示的短路环130。此外，每一栅极线114皆透过一静电防护装置420耦接至栅极驱动电路(图中未示出)，且每一源极线116皆透过一静电防护装置420耦接至源极驱动电路(source driver，图中未示出)。图4所示的静电防护装置420仍有其缺点，就是在增加这些电阻后，栅极驱动电路与源极驱动电路的负载就会增大，因而不易驱动各像素112。

综观上述，可知目前所使用的每一种静电放电防护方式皆有其缺点，且这些缺点都有可能造成无法有效防止静电放电破坏的缺失。甚至，还可能因为静电防护装置永久损坏而造成完全无法防止静电放电的破坏。由于静电放电的破坏无所不在，因此有必要提供一个性能稳定且可靠的静电防护装置。此外，所提供的这种静电防护装置还不能增加栅极驱动电路与源极驱动电路的负载量。

发明内容

本发明的目的就是在提供一种静电防护电路，其性能稳定且可靠，可用来取代已有的静电防护装置。此外，所提供的静电防护电路也不会增加栅极驱动电路与源极驱动电路的负载量。

本发明的另一目的是提供一种显示装置，其采用上述的静电防护电路。

本发明提出一种静电防护电路，其包括有第一晶体管、第二晶体管、第三晶体管、第一分压电路与第二分压电路。其中，第一晶体管具有第一栅极、第一源/漏极与第二源/漏极，且第一源/漏极耦接第一电源线，而第二源/漏极耦接第二电源线。第二晶体管具有第二栅极、第三源/漏极与第四源/漏极，且第三源/漏极耦接第一电源线，而第四源/漏极耦接第一栅极。第三晶体管具有第三栅极、第五源/漏极与第六源/漏极，且第五源/漏极耦接第四源/漏极与第一栅极，而第六源/漏极耦接第二电源线。第一分压电路耦接于第一电源线与第二电源线之间，用以依据第一电源线与第二电源线的电位差而提供第一分压至第二栅极，所述第一分压电路包括：一第一阻抗，耦接于所述第一电源线与所述第二栅极之间；一第二阻抗，耦接于所述第二栅极与所述第二电源线之间，其中，所述第一阻抗与所述第二阻抗的相耦接处用以提供所述第一分压，且所述第二阻抗的阻抗值大于所述第一阻抗的阻抗值。第二分压电路耦接于第一电源线与第二电源线之间，用以依据第一电源线与第二电源线的电位差而提供第二分压至第三栅极，所述第二分压电路包括：一第三阻抗，耦接于所述第一电源线与所述第三栅极之间；一第四阻抗，耦接于所述第三栅极与所述第二电源线之间，其中，所述第三阻抗与所述第四阻抗的相耦接处用以提供所述第二分压，且所述第三阻抗的阻抗值大于所述第四阻抗的阻抗值。

本发明另提出一种显示装置，其包括有显示面板及静电防护电路。显示面板具有一个像素、一条栅极线与一条源极线，且像素耦接栅极线与源极线。而静电防护电路又包括有第一晶体管、第二晶体管、第三晶体管、第一分压电路与第二分压电路。其中，第一晶体管具有第一栅极、第一源/漏极与第二源/漏极，且第一源/漏极耦接栅极线或源极线，而第二源/漏极耦接参考电极。第二晶体管具有第二栅极、第三源/漏极与第四源/漏极，且第三源/漏极耦接第一源/漏极，而第四源/漏极耦接第一栅极。第三晶体管具有第三栅极、第五源/漏极与第六源/漏极，且第五源/漏极耦接第四源/漏极与第一栅极，而第六源/漏极耦接第二源/漏极。第一分压电路耦接于第一源/漏极与第二源/漏极之间，用以依据第一源/漏极与第二源/漏极的电位差而提供第一分压至第二栅极，所述第一分压电路包括：一第一阻抗，耦接于所述第一电源线与所述第二栅极之间；一第二阻抗，耦接于所述第二栅极与所述第二电源线之间，其中，所述第一阻抗与所述第二阻抗的相耦接处用以提供所述第一分压，且所述第二阻抗的阻抗值大于所述第一阻抗的阻抗值。第二分压电路耦接于第一源/漏极与第二源/漏极之间，用以依据第一源/漏极与第二源/漏极的电位差而提供第二分压至第三栅极，所述第二分压电路包括：一第三阻抗，耦接于所述第一电源线与所述第三栅极之间；一第四阻抗，耦接于所述第三栅极与所述第二电源线之间，其中，所述第三阻抗与所述第四阻抗的相耦接处用以提供所述第二分压，且所述第三阻抗的阻抗值大于所述第四阻抗的阻抗值。

在本发明所述静电防护电路的一较佳实施例与显示装置的一较佳实施例中，上述第一晶体管、第二晶体管与第三晶体管皆为一N型金氧半场效晶体管，或者是皆为一P型金氧半场效晶体管。

在本发明所述静电防护电路的一较佳实施例与显示装置的一较佳实施例中，上述第一阻抗、第二阻抗、第三阻抗与第四阻抗分别以第一电容、第二电容、第三电容与第四电容来实现，且第二电容的容值大于第一电容的容值，而第三电容的容值大于第四电容的容值。

在本发明所述静电防护电路的一较佳实施例与显示装置的一较佳实施例中，上述第一阻抗、第二阻抗、第三阻抗与第四阻抗分别以第一电阻、第二电阻、第三电阻与第四电阻来实现，且第一电阻的阻值大于第二电阻的阻值，而第四电阻的阻值大于第三电阻的阻值。

在本发明所述静电防护电路的一较佳实施例与显示装置的一较佳实施例中，上述第一阻抗、第二阻抗、第三阻抗与第四阻抗分别以第四晶体管、第五晶体管、第六晶体管与第七晶体管来实现。第四晶体管的二个源/漏极分别耦接第一源/漏极与第二栅极。第五晶体管的二个源/漏极分别耦接第二栅极与第二源/漏极。第六晶体管的二个源/漏极分别耦接第一源/漏极与第三栅极。第七电经体的二个源/漏极分别耦接第三栅极与第二源/漏极。第四晶体管、第五晶体管、第六晶体管与第七晶体管的栅极皆耦接直流电压，且第五晶体管的通道宽度大于第四晶体管的通道宽度，而第六晶体管的通道宽度大于第七晶体管的通道宽度。

在本发明所述静电防护电路的一较佳实施例与显示装置的一较佳实施例中，上述第四晶体管、第五晶体管、第六晶体管与第七晶体管皆为一N型金氧半场效晶体管，且上述直流电压为正电压。

在本发明所述静电防护电路的一较佳实施例与显示装置的一较佳实施例中，上述第四晶体管、第五晶体管、第六晶体管与第七晶体管皆为一P型金氧半场效晶体管，且上述直流电压为负电压。

在本发明所述显示装置的一较佳实施例中，上述参考电极为设置在显示面板内的共同电极，或是设置在显示装置内的短路环。

本发明实施例的有益效果在于，本发明乃是采用三个晶体管与二个分压电路来制作静电防护电路。透过上述这些构件的特殊耦接关系所产生的电路特性，此静电防护电路相对于图1所示的静电防护装置而言，其作为主要放电路径的第三晶体管的临界电压飘移可以得到补偿，因而第三晶体管的导通能力较不受影响。此外，此静电防护电路相对于图2与图3所示的二种静电防护装置而言，此静电防护电路在静电过大时不易造成永久性损坏。另外，此静电防护电路相对于图4所示的静电防护装置而言，此静电防护电路不会增加栅极驱动电路与源极驱动电路的负载量。因此，本发明的静电防护电路的性能稳定且可靠，可用来取代已有的静电防护装置，且不会增加栅极驱动电路与源极驱动电路的负载量。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。

附图说明

图1为已有的其中一种液晶显示装置的说明图。

图2为已有的另一种液晶显示装置的说明图。

图3亦为已有的一种液晶显示装置的说明图。

图4为已有的再一种液晶显示装置的说明图。

图5为依照本发明一实施例的静电防护电路。

图6为图5所示的静电防护电路的其中一实施样态。

图7为图5所示的静电防护电路的另一实施样态。

图8为图5所示的静电防护电路的再一实施样态。

图9为依照本发明另一实施例的静电防护电路。

图10为图9所示的静电防护电路的其中一实施样态。

图11为依照本发明一实施例的显示装置的说明图。

【主要元件符号说明】

100、200、300、400：液晶显示装置

110、1110：显示面板

112、1112：像素

114、1114：栅极线

116、1116：源极线

120、220、320、420：静电防护装置

122、502、504、506、902、904、906：晶体管

130、1130：短路环

500、600、700、800、900、1000、1120：静电防护电路

508、510：分压电路

508-1、508-2、510-1、510-2：阻抗

520、530：电源线

608-1、608-2、610-1、610-2、1008-1、1008-2、1010-1、1010-2：电容

708-1、708-2、710-1、710-2：电阻

808-1、808-2、810-1、810-2：晶体管

1100：显示装置

net 1、net 2、net 3：接点

VDD：直流电压

具体实施方式

第一实施例：

图5为依照本发明一实施例的静电防护电路。请参照图5，此静电防护电路500包括有晶体管502、晶体管504、晶体管506、分压电路508与分压电路510。在此例中，上述的每一晶体管皆为一N型金氧半场效晶体管(n-typemetal-oxide-semiconductor field-effect transistor)。较佳地，晶体管504的通道宽度与晶体管506的通道宽度相等，而晶体管502的通道宽度远大于晶体管504的通道宽度(例如比例为10∶1)。

晶体管502的其中一源/漏极耦接电源线520，而另一源/漏极耦接电源线530。晶体管504的其中一源/漏极耦接电源线520，而另一源/漏极耦接晶体管502的栅极。晶体管506的其中一源/漏极耦接晶体管502的栅极，而另一源/漏极耦接电源线530。分压电路508耦接于电源线520与电源线530之间，用以依据电源线520与电源线530的电位差而提供第一分压至晶体管504的栅极。分压电路510耦接于电源线520与电源线530之间，用以依据电源线520与电源线530的电位差而提供第二分压至晶体管506的栅极。

分压电路508包括有阻抗508-1与阻抗508-2。阻抗508-1耦接于电源线520与晶体管504的栅极之间，而阻抗508-2耦接于晶体管504的栅极与电源线530之间。其中，阻抗508-1与阻抗508-2的相耦接处(即接点net 1)用以提供上述的第一分压。至于分压电路510则包括有阻抗510-1与阻抗510-2。阻抗510-1耦接于电源线520与晶体管506的栅极之间，而阻抗510-2耦接于晶体管506的栅极与电源线530之间。其中，阻抗510-1与阻抗510-2的相耦接处(即接点net2)用以提供上述的第二分压。

上述的每一阻抗皆可采用一电容来实现，一如图6所示。图6为图5所示的静电防护电路的其中一实施样态。在此静电防护电路600所示的实施样态中，阻抗508-1、508-2、510-1与510-2依序以电容608-1、608-2、610-1与610-2来实现。其中，电容608-2的容值大于电容608-1的容值，而电容610-1的容值大于电容610-2的容值。较佳地，电容608-2的容值还与电容610-1的容值相等，且电容608-1的容值也与电容610-2的容值相等。如此，只要再将其中一电源线耦接至参考电位，就可将另一电源线耦接至任何的导体，例如是耦接一集成电路(integrated circuit，IC)接脚或是一导线，以便在此导体发生静电放电事件时，此静电防护电路600能迅速地释放掉静电能量。

请再参照图6。以下先假设电源线520耦接一导线(图中未示出)，此导线用以传输脉冲信号，而所述脉冲信号的电压为-9V～27V，并假设电源线530耦接参考电位，而所述参考电位为+6V。此外，亦假设电容608-1与电容608-2的容值比为1∶49，而电容610-1与电容610-2的容值比为49∶1，且电容608-2的容值与电容610-1的容值相等，而电容608-1的容值与电容610-2的容值相等。

承上述，当此导线未发生静电放电事件，且此导线的电压在高准位(high)时，由于电容610-2获得的分压较电容608-2获得的分压来得大，使得晶体管506较晶体管504导通得更强烈，进而让接点net 3的电压被下拉至极为接近参考电位的准位。由于接点net 3的电压被拉至极为接近参考电位的准位，使得晶体管502的Vgs(即栅极至源极的电压)不足，进而让晶体管502无法导通。换句话说，作为主要放电路径的晶体管502在此情况下不会导通，而只会有微量的漏电流。

反之，当此导线未发生静电放电事件，且此导线的电压在低准位(low)时，由于此时这三个晶体管的漏极与源极的位置会与这三个晶体管处于导线电压在高准位时的漏极与源极的位置相反，故可将整个电路倒过来看。也就是说，此时电容608-1获得的分压较电容610-1获得的分压来得大，因此反而是晶体管504较晶体管506导通得更强烈，使得接点net 3的电压被拉至极为接近导线的电压准位。由于接点net 3的电压被拉至极为接近导线的电压准位，还是使得晶体管502的Vgs不足，进而让晶体管502无法导通。换句话说，作为主要放电路径的晶体管502在此情况下依然不会导通，而只会有微量的漏电流。由以上说明可知，在导线未发生静电放电事件时，此静电防护电路600并不会增加额外的耗电。

然而，当此导线发生正静电的静电放电事件时，电源线520与电源线530的瞬间电位差可能高达数千伏特，造成晶体管504与晶体管506皆强烈导通而达到饱和(或是崩溃)。因此，尽管原先接点net 3的电压被设计成拉至低准位的效果仍在，然而在数千伏特的跨压下，接点net 3的电压被拉至低准位的效果相对地减弱，故在此分压原则下，接点net 3与电源线530的电位差便能大于晶体管502的Vgs而足以导通晶体管502。换句话说，在这个时候，作为主要放电路径的晶体管502会导通，因而能迅速地释放掉静电能量。

反之，当此导线发生负静电的静电放电事件时，由于此时这三个晶体管的漏极与源极的位置会与这三个晶体管处于导线发生正静电的静电放电事件时的漏极与源极的位置相反，故可将整个电路倒过来看。因此，在分压原则下，接点net 3与电源线520的电位差还是能够大于晶体管502的Vgs而足以导通晶体管502。换句话说，在这个时候，作为主要放电路径的晶体管502也会导通，因而能迅速地释放掉静电能量。

值得一提的是，即使在经过静电放电事件后，晶体管502的临界电压往正方向飘移，使得接点net 3必须具备更高的电位才能导通晶体管502，然而由于晶体管506的临界电压也会往正方向飘移，造成晶体管506将接点net 3的电位下拉的能力变弱，也因此使得接点net 3的电位会比原本的电位更高，因而恰巧补偿了作为主要放电路径的晶体管502的临界电压飘移量。

通过上述的教示，本领域具有通常知识者当可知道静电防护电路500中的每一阻抗亦可采用一电阻来实现，一如图7所示。图7为图5所示的静电防护电路的另一实施样态。在此静电防护电路700所示的实施样态中，阻抗508-1、508-2、510-1与510-2依序以电阻708-1、708-2、710-1与710-2来实现。其中，电阻708-1的阻值大于电阻708-2的阻值，而电阻710-2的阻值大于电阻710-1的阻值。较佳地，电阻708-1的阻值还与电阻710-2的阻值相等，且电阻708-2的阻值也与电阻710-1的阻值相等。举例来说，电阻708-1与电阻708-2的阻值比可为49∶1，而电阻710-1与电阻710-2的阻值比可为1∶49，且电阻708-1的阻值与电阻710-2的阻值相等，而电阻708-2的阻值与电阻710-1的阻值相等。此外，由于电阻在直流时亦会耗电，而不像电容在直流时呈现断路，故若期望在上述脉冲信号正常传输下分压电路没有电流，那么阻值就必须够大。而必须注意的是，串联电阻的分压方式是与串联电容的分压方式相反。

此外，本领域具有通常知识者应当知道静电防护电路500中的每一阻抗亦可采用一晶体管来实现，一如图8所示。图8为图5所示的静电防护电路的再一实施样态。在图8的静电防护电路800所示的实施样态中，阻抗508-1、508-2、510-1与510-2依序以晶体管808-1、808-2、810-1与810-2来实现，且晶体管808-1、808-2、810-1与810-2皆采用一N型金氧半场效晶体管来实现。其中，晶体管808-1的二个源/漏极分别耦接电源线520与晶体管504的栅极；晶体管808-2的二个源/漏极分别耦接晶体管504的栅极与电源线530；晶体管810-1的二个源/漏极分别耦接电源线520与晶体管506的栅极；电经体810-2的二个源/漏极分别耦接晶体管506的栅极与电源线530。此外，晶体管808-1、808-2、810-1与810-2的栅极皆耦接一直流电压VDD，且此直流电压VDD为正电压。如此，便可将这四个晶体管当作电阻使用。

另外，晶体管808-2的通道宽度大于晶体管808-1的通道宽度，而晶体管810-1的通道宽度大于晶体管810-2的通道宽度。较佳地，晶体管808-1的通道宽度与晶体管810-2的通道宽度相等，而晶体管808-2的通道宽度与晶体管810-1的通道宽度相等。举例来说，晶体管808-1的通道宽度与晶体管808-2的通道宽度的比例可为100∶5000，而晶体管810-1的通道宽度与晶体管810-2的通道宽度的比例可为5000∶100，且晶体管808-1的通道宽度与晶体管810-2的通道宽度相等，而晶体管808-2的通道宽度与晶体管810-1的通道宽度相等。

当然，上述的每一阻抗也可皆改采用一P型金氧半场效晶体管(p-typemetal-oxide-semiconductor field-effect transistor)来实现，只是直流电压VDD必须改为负电压。至于各P型金氧半场效晶体管的通道宽度，则各自与被替换的N型金氧半场效晶体管的通道宽度一样。

第二实施例：

图9为依照本发明另一实施例的静电防护电路。在图9中，标号与图5中的标号相同者表示为相同物件。请参照图9，此静电防护电路900与图5所示的静电防护电路500的差别，在于静电防护电路900中的晶体管902、晶体管904与晶体管906皆为一P型金氧半场效晶体管。较佳地，晶体管904的通道宽度与晶体管906的通道宽度相等，而晶体管902的通道宽度远大于晶体管904的通道宽度(例如比例为10∶1)。

静电防护电路900中的每一阻抗皆可采用一电容来实现，一如图10所示。图10为图9所示的静电防护电路的其中一实施样态。在此静电防护电路1000所示的实施样态中，阻抗508-1、508-2、510-1与510-2依序以电容1008-1、1008-2、1010-1与1010-2来实现。在此实施样态中，电容1008-2的容值大于电容1008-1的容值，而电容1010-1的容值大于电容1010-2的容值。较佳地，电容1008-2的容值还与电容1010-1的容值相等，且电容1008-1的容值也与电容1010-2的容值相等。如此，只要再将其中一电源线耦接至参考电位，就可将另一电源线耦接至任何的导体，以便在此导体发生静电放电事件时，此静电防护电路1000能迅速地释放掉静电能量。

请再参照图10。以下先假设电源线520耦接一导线(图中未示出)，此导线用以传输脉冲信号，而所述脉冲信号的电压为-9V～27V，并假设电源线530耦接参考电位，而所述参考电位为+6V。此外，亦假设电容1008-1与电容1008-2的容值比为1∶49，而电容1010-1与电容1010-2的容值比为49∶1，且电容1008-2的容值与电容1010-1的容值相等，而电容1008-1的容值与电容1010-2的容值相等。

承上述，当此导线未发生静电放电事件，且此导线的电压在高准位(high)时，由于电容1008-1获得的分压较电容1010-1获得的分压来得大，使得晶体管904较晶体管906导通得更强烈，进而让接点net 3的电压被上拉至极为接近导线的电压准位。由于接点net 3的电压被拉至极为接近导线的电压准位，使得晶体管902的Vsg(即源极至栅极的电压)不足，进而让晶体管902无法导通。换句话说，作为主要放电路径的晶体管902在此情况下不会导通，而只会有微量的漏电流。

反之，当此导线未发生静电放电事件，且此导线的电压在低准位(low)时，由于此时这三个晶体管的漏极与源极的位置会与这三个晶体管处于导线电压在高准位时的漏极与源极的位置相反，故可将整个电路倒过来看。也就是说，此时电容1010-2获得的分压较电容1008-2获得的分压来得大，因此反而是晶体管906较晶体管904导通得更强烈，使得接点net 3的电压被拉至极为接近参考电位的准位。由于接点net 3的电压被拉至极为接近参考电位的准位，还是使得晶体管902的Vsg不足，进而让晶体管902无法导通。换句话说，作为主要放电路径的晶体管902在此情况下依然不会导通，而只会有微量的漏电流。由以上说明可知，在导线未发生静电放电事件时，此静电防护电路1000并不会增加额外的耗电。

然而，当此导线发生正静电的静电放电事件时，电源线520与电源线530的瞬间电位差可能高达数千伏特，造成晶体管904与晶体管906皆强烈导通而达到饱和(或是崩溃)。因此，尽管原先net 3的电压被设计成拉至低准位的效果仍在，然而在数千伏的跨压下，net 3的电压被拉至低准位的效果相对地减弱，故在此分压原则下，电源线520与接点net 3的电位差便能够大于晶体管902的Vsg而足以导通晶体管902。换句话说，在这个时候，作为主要放电路径的晶体管902会导通，因而能迅速地释放掉静电能量。

反之，当此导线发生负静电的静电放电事件时，由于此时这三个晶体管的漏极与源极的位置会与这三个晶体管处于导线发生正静电的静电放电事件时的漏极与源极的位置相反，故可将整个电路倒过来看。因此，在分压原则下，电源线530与接点net 3的电位差还是能够大于晶体管902的Vsg而足以导通晶体管902。换句话说，在这个时候，作为主要放电路径的晶体管902也会导通，因而能迅速地释放掉静电能量。

通过上述教示，本领域具有通常知识者应当知道静电防护电路900中的每一阻抗亦可采用一电阻或是一晶体管来实现，一如图7与图8所示的二种不同实施样态。而关于电阻的阻值的设计方式则与图7的对应说明所述方式相同，至于晶体管的通道宽度的设计方式则与图8的对应说明所述方式相同。

第三实施例：

此实施例主要是在说明如何将本发明的静电防护电路运用在显示装置(例如是一液晶显示装置)中。请参照图11，其为依照本发明一实施例的显示装置的说明图。此显示装置1100包括有显示面板1110、多个静电防护电路1120与短路环1130。显示面板1110中包括有多个像素1112、多条栅极线1114与多条源极线1116，且每一像素1112耦接其中一条栅极线1114与其中一条源极线1116。

每一静电防护电路1120皆耦接短路环1130，且每一静电防护电路1120耦接这些栅极线1114与这些源极线1116的其中之一。简明地说，就是把这些栅极线1114与这些源极线1116当作前述实施例中的电源线520，而把短路环1130当作前述实施例中的电源线530。当然，每一静电防护电路1120也可以是不耦接短路环1130而改为耦接设置在显示面板1110内的一共同电极(图中未示出)，如此显示装置1100便不须要采用短路环1130。甚至，每一静电防护电路1120也可以是不耦接短路环1130而改为耦接其他的参考电极(图中未示出)，只要此参考电极能提供参考电位即可。此外，每一静电防护电路1120既可以采用图5所示的电路架构，也可以采用图9所示的电路架构，并无限定。

综上所述，本发明乃是采用三个晶体管与二个分压电路来制作静电防护电路。透过上述这些构件的特殊耦接关系所产生的电路特性，此静电防护电路相对于图1所示的静电防护装置而言，其作为主要放电路径的第三晶体管的临界电压飘移可以得到补偿，因而第三晶体管的导通能力较不受影响。此外，此静电防护电路相对于图2与图3所示的二种静电防护装置而言，此静电防护电路在静电过大时不易造成永久性损坏。另外，此静电防护电路相对于图4所示的静电防护装置而言，此静电防护电路不会增加栅极驱动电路与源极驱动电路的负载量。因此，本发明的静电防护电路的性能稳定且可靠，可用来取代已有的静电防护装置，且不会增加栅极驱动电路与源极驱动电路的负载量。此外，本发明的静电防护电路只需一条泄流路径(即第三晶体管)便能释放不同电性的静电的能量，而不需要二条泄流路径，故电路体积很小而不会占用空间。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视申请专利范围所界定者为准。

Claims (11)

1.一种静电防护电路，其特征在于，所述静电防护电路包括：

一第一晶体管，具有一第一栅极、一第一源/漏极与一第二源/漏极，所述第一源/漏极耦接一第一电源线，而所述第二源/漏极耦接一第二电源线；

一第二晶体管，具有一第二栅极、一第三源/漏极与一第四源/漏极，所述第三源/漏极耦接所述第一电源线，而所述第四源/漏极耦接所述第一栅极；

一第三晶体管，具有一第三栅极、一第五源/漏极与一第六源/漏极，所述第五源/漏极耦接所述第四源/漏极与所述第一栅极，而所述第六源/漏极耦接所述第二电源线；

一第一分压电路，耦接于所述第一电源线与所述第二电源线之间，用以依据所述第一电源线与所述第二电源线的电位差而提供一第一分压至所述第二栅极，所述第一分压电路包括：

一第一阻抗，耦接于所述第一电源线与所述第二栅极之间；

一第二阻抗，耦接于所述第二栅极与所述第二电源线之间，

其中，所述第一阻抗与所述第二阻抗的相耦接处用以提供所述第一分压，且所述第二阻抗的阻抗值大于所述第一阻抗的阻抗值；以及

一第二分压电路，耦接于所述第一电源线与所述第二电源线之间，用以依据所述第一电源线与所述第二电源线的电位差而提供一第二分压至所述第三栅极，所述第二分压电路包括：

一第三阻抗，耦接于所述第一电源线与所述第三栅极之间；

一第四阻抗，耦接于所述第三栅极与所述第二电源线之间，

其中，所述第三阻抗与所述第四阻抗的相耦接处用以提供所述第二分压，且所述第三阻抗的阻抗值大于所述第四阻抗的阻抗值。

2.如权利要求1所述的静电防护电路，其特征在于，所述第一晶体管、所述第二晶体管与所述第三晶体管皆为一N型金氧半场效晶体管。

3.如权利要求2所述的静电防护电路，其特征在于，所述第二晶体管的 通道宽度与所述第三晶体管的通道宽度相等，且所述第一晶体管的通道宽度大于所述第二晶体管的通道宽度。

4.如权利要求1所述的静电防护电路，其特征在于，所述第一阻抗、所述第二阻抗、所述第三阻抗与所述第四阻抗分别以一第一电容、一第二电容、一第三电容与一第四电容来实现，且所述第二电容的容值大于所述第一电容的容值，而所述第三电容的容值大于所述第四电容的容值。

5.如权利要求1所述的静电防护电路，其特征在于，所述第一阻抗、所述第二阻抗、所述第三阻抗与所述第四阻抗分别以一第一电阻、一第二电阻、一第三电阻与一第四电阻来实现，且所述第一电阻的阻值大于所述第二电阻的阻值，而所述第四电阻的阻值大于所述第三电阻的阻值。

6.如权利要求1所述的静电防护电路，其特征在于，所述第一阻抗、所述第二阻抗、所述第三阻抗与所述第四阻抗分别以一第四晶体管、一第五晶体管、一第六晶体管与一第七晶体管来实现，所述第四晶体管的二个源/漏极分别耦接所述第一电源线与所述第二栅极，所述第五晶体管的二个源/漏极分别耦接所述第二栅极与所述第二电源线，所述第六晶体管的二个源/漏极分别耦接所述第一电源线与所述第三栅极，所述第七晶体管的二个源/漏极分别耦接所述第三栅极与所述第二电源线，所述第四晶体管、所述第五晶体管、所述第六晶体管与所述第七晶体管的栅极皆耦接一直流电压，且所述第五晶体管的通道宽度大于所述第四晶体管的通道宽度，而所述第六晶体管的通道宽度大于所述第七晶体管的通道宽度。

7.如权利要求6所述的静电防护电路，其特征在于，所述第四晶体管、所述第五晶体管、所述第六晶体管与所述第七晶体管皆为一N型金氧半场效晶体管，且所述直流电压为一正电压。

8.如权利要求6所述的静电防护电路，其特征在于，所述第四晶体管、所述第五晶体管、所述第六晶体管与所述第七晶体管皆为一P型金氧半场效晶体管，且所述直流电压为一负电压。 

9.如权利要求1所述的静电防护电路，其特征在于，所述第一晶体管、所述第二晶体管与所述第三晶体管皆为一P型金氧半场效晶体管。

10.一种具有静电防护电路的显示装置，其特征在于，所述显示装置包括：

一显示面板，具有一像素、一栅极线与一源极线，所述像素耦接所述栅极线与所述源极线；以及

一静电防护电路，包括：

一第一晶体管，具有一第一栅极、一第一源/漏极与一第二源/漏极，所述第一源/漏极耦接所述栅极线或所述源极线，而所述第二源/漏极耦接一参考电极；

一第二晶体管，具有一第二栅极、一第三源/漏极与一第四源/漏极，所述第三源/漏极耦接所述第一源/漏极，而所述第四源/漏极耦接所述第一栅极；

一第三晶体管，具有一第三栅极、一第五源/漏极与一第六源/漏极，所述第五源/漏极耦接所述第四源/漏极与所述第一栅极，而所述第六源/漏极耦接所述第二源/漏极；

一第一分压电路，耦接于所述第一源/漏极与所述第二源/漏极之间，用以依据所述第一源/漏极与所述第二源/漏极的电位差而提供一第一分压至所述第二栅极，所述第一分压电路包括：

一第一阻抗，耦接于所述第一电源线与所述第二栅极之间；

一第二阻抗，耦接于所述第二栅极与所述第二电源线之间，

其中，所述第一阻抗与所述第二阻抗的相耦接处用以提供所述第一分压，且所述第二阻抗的阻抗值大于所述第一阻抗的阻抗值；以及

一第二分压电路，耦接于所述第一源/漏极与所述第二源/漏极之间，用以依据所述第一源/漏极与所述第二源/漏极的电位差而提供一第二分压至所述第三栅极，所述第二分压电路包括： 

一第三阻抗，耦接于所述第一电源线与所述第三栅极之间；

一第四阻抗，耦接于所述第三栅极与所述第二电源线之间，

其中，所述第三阻抗与所述第四阻抗的相耦接处用以提供所述第二分压，且所述第三阻抗的阻抗值大于所述第四阻抗的阻抗值。

11.如权利要求10所述的显示装置，其特征在于，所述参考电极为设置在所述显示面板内的一共同电极或是设置在所述显示装置内的一短路环。 

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