CN101835186A - 鸳鸯线错接检测方法、装置及基站子*** - Google Patents
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Abstract
一方面，提供了一种鸳鸯线错接检测方法、检测装置和基站子***，该方法包括：在E1/T1链路X1用于传输数据的第Y时隙的发送缓存中写入测试数据，所述E1/T1链路X1是编号为X1的一条E1/T1链路，所述测试数据对应于所述X1；所述发送缓存通过E1/T1芯片的链路X1的第Y时隙向对端发送所述测试数据；所述E1/T1链路X1的接收缓存，通过所述E1/T1芯片的链路X1接收所述对端环回的第Y时隙的数据，如果所述对端环回的第Y时隙的数据对应于E1/T1链路X2的编号，则所述E1/T1链路X1和所述E1/T1链路X2存在鸳鸯线错接。本发明提供的方案，可以较方便的检测是否存在鸳鸯线错接。
Description
技术领域
本发明涉及通信领域，特别涉及E1/T1鸳鸯线错接检测技术。
背景技术
目前，基站与基站控制器之间，经常采用E1/T1链路连接。E1是欧洲的脉冲编码调制多路复用***数字体系一次群(或称鉴群)的带宽速率标准，它包含32个64kbit/s的信道，一次群的带宽速率为2.048Mbit/s。一个E1的帧长为256个bit，分为32个时隙，一个时隙为8个bit。每秒有8k个E1的帧通过接口，即8K*256＝2048kbps。每个时隙在E1帧中占8bit，8*8k＝64k，即一条E1中含有32个64K。在HDLC传输方式中，E1有双帧和CRC复帧，在E1基本帧0时隙用于传输帧同步信号，其余31个时隙可以用于数据传输。
T1与E1类似，是一种脉冲编码调制多路复用***数字体系一次群(或称鉴群)的带宽速率标准，不同的是，它是北美、日本的标准，包含24个电话信道(每个信道为64kbit/s)，带宽速率为1.544Mbit/s。
一条E1/T1链路分接收和发送两个方向的物理链路，鸳鸯线错接是指多条线路收发线连接错乱的情况。例如，如图1所示，E1/T1链路1的发送(TX)与对端链路2号的接收(RX)对接，链路1的RX与对端的链路1的TX对接。
在鸳鸯线错接情况下，表面上无告警，但业务却无法正常运作，影响较大。
部分厂家提出在E1/T1芯片上***数据进行传输，在对端设置环回，检测环回的数据确定是否存在鸳鸯线错接。
发明人发现，这种方案只能适用于E1/T1链路数较少的情况，而不能适用于E1/T1链路数较多的情况。
发明内容
有鉴于此，本发明的一方面提供了一种鸳鸯线错接检测方法，可以离线检测E1/T1链路是否出现鸳鸯线错接，该方法包括：
在E1/T1链路X1用于传输数据的第Y时隙的发送缓存中写入测试数据，所述E1/T1链路X1是编号为X1的一条E1/T1链路，所述测试数据对应于所述X1；
所述发送缓存通过E1/T1芯片的链路X1的第Y时隙向对端发送所述测试数据；
所述E1/T1链路X1的接收缓存，通过所述E1/T1芯片的链路X1接收所述对端环回的第Y时隙的数据，如果所述对端环回的第Y时隙的数据对应于E1/T1链路X2的编号，则所述E1/T1链路X1和所述E1/T1链路X2存在鸳鸯线错接。
本发明的另一方面，提供了一种，鸳鸯线错接检测装置，所述装置与E1/T1芯片相连，所述装置包括：
发送缓存模块，用于写入测试数据，通过E1/T1芯片的链路X1的第Y时隙，向对端发送测试数据，所述测试数据对应于所述X1；
接收缓存模块，用于通过所述E1/T1芯片的链路X1接收所述对端环回的第Y时隙的数据，如果所述对端环回的第Y时隙的数据对应于E1/T1链路X2的编号，所述E1/T1链路X1与所述E1/T1链路X2存在鸳鸯线错接。
本发明的又一方面，提供了一种基站子***，包括上述的装置。
上述的方法、装置以及基站子***，可以方便的离线检测是否存在鸳鸯线错接。
附图说明
图1是E1中现有的鸳鸯线的连接方式；
图2是检测鸳鸯线错接的方法流程示意图；
图3是检测鸳鸯线错接的装置结构示意图；
图4是另一鸳鸯线错接检测装置结构示意图；
图5是包括鸳鸯线错接检测装置的基站子***的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述。
在本发明的实施例中，E1/T1指E1或T1，E1/T1链路指E1链路或T1链路，E1/T1链路X1表示编号为X1的一条E1/T1链路，第Y时隙表示第Y个时隙。
作为一个示例，本实施例提供了一种离线检测E1/T1鸳鸯线错接检测方法，请参见图2，该方法包括如下步骤：
步骤S201，在E1/T1链路X1用于传输数据的第Y时隙的发送缓存中写入测试数据。
E1/T1链路的时隙都有对应的发送缓存，在第Y时隙所对应的发送缓存中写入测试数据。发送缓存与E1/T1芯片相连，可以通过E1/T1芯片向对端发送数据。其中，E1可以有32个时隙，时隙0用于传输帧同步信号，因此不可用于写入测试数据，其余的31个时隙，为用于传输数据的时隙，都可以写入测试数据；而对于T1，时隙1-时隙24的任一时隙可以用于写入测试数据。
该测试数据对应于该E1/T1链路的编号X1，例如，如果该E1/T1链路的编号为2，则该测试数据可以为2，或者和2存在一一对应关系的一个数字。
***的数据格式，可以采用无符号整数型(Unsigned Int)，位长可以为8比特，也可以是16比特。
S202，通过E1/T1芯片的链路X1的第Y时隙向对端发送所述测试数据。
一个E1/T1芯片可以存在多个链路，发送缓存通过E1/T1芯片的链路X1的第Y时隙，将测试数据发送到对端。
S203，接收缓存通过E1/T1芯片的链路X1接收对端环回的第Y时隙的数据。
通过配置命令，将所有的E1/T1链路设置为远端环回，对端在接收到数据后，通过对端的E1/T1芯片的链路X1，将接收到的测试数据通过第Y时隙转发给发送方。
接收缓存，通过E1/T1芯片的链路X1接收对端环回的第Y时隙的数据，如果从第Y时隙获取的数据对应于E1/T1链路X2的编号，则E1/T1链路X1和E1/T1链路的X2之间存在鸳鸯线错接。
进一步的，如果步骤S203获取的数据对应于步骤S201被测试的E1/T1链路的编号X1，则可以判断E1/T1链路X1连接正常。
进一步的，如果第Y时隙的比特位为8位，步骤S203获取的数据为默认值“0xff”，则可以判断步骤S201被测试的E1/T1链路X1出现断路；或者，如果第Y时隙的比特位为16位，步骤S203获取的数据为默认值“0xffff”，则可以判断步骤S201被测试的E1/T1链路X1存在断路。
本实施例提供的方法，写入测试数据的时隙为传输数据的E1/T1时隙，可用的比特数较多，可以支持的测试数据也将较多，从而可以支持对数量较多的E1/T1链路进行测试。例如，如果写入测试数据的时隙中有8比特，则理论上可以用于表示256个不同的测试数据，支持测量的E1/T1链路将多达255个(全部为1的可用于表示发生断路的情况)。
进一步的，本实施例提供的方法，在发送缓存中***数据后再通过E1/T 1芯片对应的时隙发送测试数据，采用接收缓存通过E1/T1芯片从对应的时隙中接收数据，避免E1/T1芯片直接***数据、接收数据所产生的数据偏移。
进一步的，本实施例提供的方法，在发现E1/T1链路存在鸳鸯线错接之后，还可以根据测试信号确定发生错接的E1/T1链路的编号，从而修正错误的连接方式。
进一步的，本实施例提供的方法，还可以支持同时对多路E1/T1链路进行离线检测。
本发明的另一实施例提供了一种鸳鸯线错接检测装置，可用于实现上述实施例提供的方法。本实施例提供的鸳鸯线错接检测装置，与E1/T1芯片相连，E1/T1芯片通过E1/T1链路与对端相连，该E1/T1链路可以是同轴电缆，也可以是光纤。
E1/T1芯片，主要实现E1/T1链路物理层信号的处理，并向数据链路层提供访问接口；而鸳鸯线错接检测装置，实现数据链路层的功能，如实现高级数据链路控制(High-Level Data Link Control，HDLC)协议的功能。
作为一个示例，鸳鸯线错接检测装置，可以采用可编程逻辑实现，可编程逻辑与E1/T1链路对应的是高速通道HW(High Way，HW)，HW是一种总线，通常收发各有一套，分别有3根信号线，例如：一根信号线用于8K帧同步、一根信号线用于提供2M时钟、一根信号线用于传输数据。
在本实施例中，一条HW对应于E1/T1的上行时隙，另一条HW对应于E1/T1的下行时隙。
例如，E1有32个时隙，则一条HW对应的有32个上行时隙，另一条HW对应的有32个下行时隙。
本实施例提供的装置，包括：
发送缓存模块301，用于写入测试数据后，通过E1/T1芯片的链路X1的第Y时隙，向对端发送测试数据。
其中，测试数据对应于E1/T1链路的编号。
接收缓存模块302，通过E1/T1芯片的链路X1接收端接收对端环回的第Y时隙的数据，如果获取的第Y时隙的数据对应于其它E1/T1链路的编号，则该被测试的E1/T1链路和其它E1/T1链路存在鸳鸯线错接。
例如，如果发送缓存模块301在时隙2中写入测试数据，则接收缓存模块302从环回的时隙2中获取数据。如果该数据对应于其它E1/T1链路的编号，说明该被测试的E1/T1链路出现鸳鸯线错接；或者，如果接收的数据为默认值0xff(时隙字长为8位时)或0xffff(时隙字长为16位时)，则说明该链路出现断路。
进一步的，接收缓存模块302，还用于，如果从第Y时隙获取的数据等于写入的测试数据，则说明E1/T1链路连接正常。
本实施例提供的装置，用于写入测试数据的第Y时隙可以为E1链路中第1-31时隙的任一时隙，或者，用于写入测试数据的时隙为T1链路中第1-24时隙的任一时隙。
作为一个示例，测试数据为无符号整数型数据，测试数据的字节长度可以为8比特位，或者16比特位。
本实施例提供的装置，写入测试数据的时隙为传输数据的E1/T1时隙，可用的比特数较多，可以支持的测试数据也将较多，从而可以支持对数量较多的E1/T1链路进行测试。
进一步的，本实施例提供的装置，在发送缓存中***数据后再通过E1/T1芯片对应的时隙发送测试数据，采用接收缓存通过E1/T1芯片从对应的时隙接收数据，避免E1/T1芯片直接***数据、接收数据所产生的数据偏移。
进一步的，本实施例提供的装置，在发现E1/T1链路存在鸳鸯线错接之后，还可以根据测试信号确定发生错接的E1/T1链路的编号，从而修正错误的连接方式。
进一步的，本实施例提供的装置，还可以支持同时对多路E1/T1链路进行离线检测。
本实施例提供的装置，可以采用可编程逻辑实现，如现场可编程门阵列FPGA(Field Programmable Gate Array，FPGA)。
请参见图4，图4给出了另一鸳鸯线错接检测装置的实施例，在本实施例中，鸳鸯线错接检测装置采用FPGA实现，该FPGA可位于基站控制器中，也可位于基站中。
FPGA与E1/T1芯片连接，FPGA可以用于实现HDLC协议的功能，FPGA包括发送缓存22，接收缓存23，分别通过下行HW与E1/T1的下行时隙对应，上行HW与E1/T1的上行时隙对应。其中，FPGA的发送缓存22，在第Y时隙中***数据后，通过E1/T1芯片的TX端，发送给基站，基站的E1/T1芯片的RX端接收到数据后，如果E1/T1链路正常，则通过TX端将接收到的数据发送到基站控制器。接收缓存23，通过E1/T1芯片接收到第Y时隙的数据，然后将接收到的数据和测试数据比较，如果一致，则说明E1/T1链路工作正常；如果接收缓存23接收到的第Y时隙的数据，为对应于其它E1/T1链路的编号，则说明E1/T1链路和其它E1/T1链路存在鸳鸯线错接。
上述的装置和方法，可以应用于基站子***中。作为一个示例，请参见图5，包括：
基站控制器401，基站402，其中基站401和基站402通过E1/T1链路连接。
基站控制器401和基站402中，基站控制器401中，包括可编程逻辑，E1/T1芯片；基站402中，也包括可编程逻辑和E1/T1芯片。其中，可编程逻辑可用于实现上述的鸳鸯线错接检测装置。
在测试的时候，可以在基站控制器401侧写入测试数据，也可以在基站控制器402侧测试，以下以在基站控制器侧401为例进行说明。
在离线测试鸳鸯线错接的时候，先对基站控制器401和基站402之间的E1/T1链路编号，并确定各个E1/T1链路的测试数据。为了简化测试，可以将各个E1/T1链路的编号作为测试数据。基站控制器401和基站402之间可以存在多条E1/T1链路，为便于说明，图4给出的示例中仅为2条E1/T1链路。
可编程逻辑的每条HW的每个时隙对应有一个收、发缓存。作为一个示例，缓存和时隙之间可存在一一对应关系。
在本实施例中，采用环回法测试鸳鸯线错接，因此，需要先通过配置命令，把所有链路设置远端环回，使得基站在接收到基站控制器的E1/T1数据后，通过基站侧的E1/T1芯片的发送端，向基站控制器发送接收到的数据。
在测试数据时，由可编程逻辑4011通过E1/T1芯片在用于传输数据的E1/T1时隙中***E1/T1链路的编号，为便于表示，这里以时隙2为例说明。
在E1/T1链路1中，可编程逻辑4012在时隙2的缓存中***的测试数据为1；在E1/T1链路2中，可编程逻辑4014在时隙2的缓存***的测试数据为2。***数据之后，可编程逻辑4012、4014通过E1/T1芯片4011的链路1和链路2分别将测试数据发送给基站402。
测试数据可以为无符号整数型，字长可以为8位或者16位。
基站402为基站控制器401的对端，基站402在接收到来自基站控制器401的数据后，通过E1/T1芯片将接收到的数据通过同一链路的发送端转发给基站控制器401。
基站控制器401侧接收到数据后，各个E1/T1链路上的可编程逻辑，通过E1/T1芯片，从各自的链路的时隙2获取数据。
如果可编程逻辑4012从链路1的时隙2获取的数据为1，可编程逻辑4014从链路2的时隙2获取的数据为2，则说明E1/T1链路1、E1/T1链路2连接正常；如果可编程逻辑4012获取的数据为2，可编程逻辑4014获取的数据为1，则说明E1/T1链路1、E1/T1链路2存在鸳鸯线错接；如果可编程逻辑获取的数据，在时隙的字长为8位时为0xff(或者在字长为16位时，为0xfffff)，则说明链路出现断路。
本实施例提供的基站子***，写入测试数据的时隙为传输数据的E1/T1时隙，可用的比特数较多，可以支持的测试数据也将较多，从而可以支持对数量较多的E1/T1链路进行测试。进一步的，本实施例提供的基站子***，采用上述实施例提供的装置在时隙中写入测试数据后再通过E1/T1芯片对应的时隙发送测试数据、通过E1/T1芯片从对应的时隙接收数据，避免E1/T1芯片直接***数据、接收数据时产生的数据偏移。
进一步的，本实施例提供的基站子***，在发现E1/T1链路出现鸳鸯线错接之后，还可以根据测试信号确定发生错接的E1/T1链路的编号，从而修正错误的连接方式。
通过以上的实施例的描述，所属领域的技术人员可以清楚地了解到本发明可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM)、随机存取存储器(RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
虽然通过参照本发明的某些优选实施例，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。
Claims (11)
1.一种鸳鸯线错接检测方法，其特征在于，包含以下步骤：
在E1/T1链路X1用于传输数据的第Y时隙的发送缓存中写入测试数据，所述E1/T1链路X1是编号为X1的一条E1/T1链路，所述测试数据对应于所述X1；
所述发送缓存通过E1/T1芯片的链路X1的第Y时隙向对端发送所述测试数据；
所述E1/T1链路X1的接收缓存，通过所述E1/T1芯片的链路X1接收所述对端环回的第Y时隙的数据，如果所述对端环回的第Y时隙的数据对应于E1/T1链路X2的编号，则所述E1/T 1链路X1和所述E1/T1链路X2存在鸳鸯线错接。
2.如权利要求1所述的方法，其特征在于，所述方法还包括：
如果所述对端环回的第Y时隙的数据等于所述测试数据，所述E1/T1链路X1连接正常。
3.如权利要求1-2所述的任一方法，其特征在于，所述第Y时隙为E1链路中第1-31时隙的任一时隙，或所述第Y时隙为T1链路中第1-24时隙的任一时隙。
4.如权利要求1-2所述的任一方法，其特征在于，所述测试数据为无符号整数型数据。
5.如权利要求4所述的方法，其特征在于，所述测试数据的长度为8比特位或16比特位。
6.一种鸳鸯线错接检测装置，所述装置与E1/T1芯片相连，其特征在于，所述装置包括：
发送缓存模块，用于写入测试数据，通过E1/T1芯片的链路X1的第Y时隙，向对端发送测试数据，所述测试数据对应于所述X1；
接收缓存模块，用于通过所述E1/T1芯片的链路X1接收所述对端环回的第Y时隙的数据，如果所述对端环回的第Y时隙的数据对应于E1/T1链路X2的编号，所述E1/T1链路X1与所述E1/T1链路X2存在鸳鸯线错接。
7.如权利要求6所述的装置，其特征在于，所述接收缓存模块还用于，如果所述对端环回的第Y时隙的数据等于所述测试数据，所述E1/T1链路X1连接正常。
8.如权利要求6-7所述的任一装置，其特征在于，所述第Y时隙为E1链路中第1-31时隙的任一时隙，或所述第Y时隙为T1链路中第1-24时隙的任一时隙。
9.如权利要求6-7所述的任一装置，其特征在于，所述测试数据为无符号整数型数据。
10.如权利要求9所述的装置，其特征在于，所述测试数据的长度为8比特位或16比特位。
11.一种基站子***，其特征在于，包括如权利要求6-10所述的任一装置。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20100915 |