CN104363433A - 一种无需外接分配器的多路*** - Google Patents

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Abstract

本发明公开了一种无需外接分配器的多路***，该***包括一个***发送端和若干个***接收端，发送端通过与所述接收端数量一致的若干条光纤与接收端连接，每条光纤对应一个接收端；在发送端和接收端均采用了FPGA芯片；本发明的多路***不仅大大简化了多路******的前端***，而且保证了视频信号的高质量传输及***的运行稳定性。

Description

一种无需外接分配器的多路***
技术领域
本发明涉及一种多路***，尤其涉及一种无需外接分配器的多路***。
背景技术
目前，在进行音视频或控制数据等多媒体数据的长距离传输时，大多通过***进行传输；且在信息发布等应用场合，往往存在一发多收的需求，而目前采用的视频传输***主要是将视频信号先输入视频分配器，然后再进入多个视频***进行传输，其具体结构如图1所示，该方案主要存在如下缺陷：1）由于前端***过于复杂，发送N路视频需要N+1台设备和N条视频线；2）***成本较高，采用多台***传输大大增加了***成本；3）设备较多使得***故障点多，***不稳定；4）如果视频是模拟信号，通过视频分配器会造成视频信号的衰减和失真，影响视频传输质量。
发明内容
针对现有技术存在的不足，本发明的目的是提供一种无需外接分配器的多路***，该***不仅使前端***大大简化，降低了***成本，而且***的运行稳定性也得到大大提高。
为实现上述目的，本发明的一种无需外接分配器的多路***，该***包括一个***发送端和若干个***接收端，发送端通过与接收端数量一致的若干条光纤与接收端连接，每条光纤对应一个接收端。
进一步，所述***发送端包括视频输入接口、视频解码芯片、FPGA、DDR、光模块和PLC光分器；其中，
所述视频输入接口用于接收视频输入信号，并将接收到的所述视频输入信号发送至所述视频解码芯片；
所述视频解码芯片用于将接收到的视频输入信号解码，并将解码后的视频输入信号发送至所述FPGA；
所述FPGA用于将解码后的视频输入信号写入DDR进行缓存，在视频输入信号需要发送至接收端时将解码后的视频输入信号转换为高速串行信号，并将所述高速串行信号发送至所述光模块；
所述光模块用于接收所述高速串行信号，并将所述高速串行信号转换成光信号，然后将所述光信号发送至所述PLC光分器；
所述PLC分光器用于接收所述光信号，并将所述光信号进行复制后输出N路相同的光信号。
进一步，所述***接收端包括光模块、FPGA、DDR、视频编码芯片、视频输出接口；其中，
所述光模块用于接收所述***发送端发出的光信号，并将所述光信号转换为高速串行信号，然后将所述高速串行信号发送至所述FPGA；
所述FPGA将接收到的高速串行信号进行解串，并将解串后的信号写入DDR进行缓存，在视频需要发送至显示终端显示时FPGA将DDR中缓存的数据读出，并发送至所述视频编码芯片；
所述视频编码芯片用于接收FPGA发出的数据，并将接收到的数据转换为视频输出信号，经所述视频输出接口发送至显示终端显示。
进一步，所述视频输入信号为HDMI、DVI、VGA、SDI、YPbPr、Displayport的任一种。
进一步，所述视频输入信号不经压缩直接通过所述视频输入接口发送至所述视频解码芯片。 
本发明利用FPGA省去了视频分配器和中间的视频线缆，将发送端数量减少到1个，使前端***大大简化，且随着设备数量的减少，***成本大大降低，***稳定性也得到很大的提高；当视频信号为模拟信号时，本发明由于在传输过程中不对视频进行压缩处理且视频信号只经过一次A/D转换，所以降低了信号传输过程中的衰减和失真，保证了视频传输的质量。
 
附图说明
图1为现有多路***的结构示意图；
图2为本发明的多路***结构示意图；
图3为本发明的多路***发送端的结构示意图；
图4为本发明的多路***接收端的结构示意图。
 
具体实施方式
下面结合附图说明本发明。
如图2所示，本发明的多路***包括***发送端和***接收端，其中***接收端根据实际需要可设置若干台，发送端可根据需要设置于接收端数量一致的输出端口，每一个端口通过一根光纤连接一个接收端；接收端通过视频传输线将需要显示的视频信息经显示终端显示出来。
如图3所示，本发明中的***发送端包括视频输入接口、视频解码芯片、FPGA、DDR、光模块和PLC光分器；其中，视频输入接口用于接收视频输入信号，并将接收到的视频输入信号发送至视频解码芯片；视频解码芯片用于将接收到的视频输入信号解码，并将解码后的视频输入信号发送至FPGA； FPGA用于将解码后的视频输入信号写入DDR进行缓存，在视频输入信号需要发送至接收端时将解码后的视频输入信号转换为高速串行信号，并将高速串行信号发送至光模块；光模块用于接收高速串行信号，并将高速串行信号转换成光信号，然后将光信号发送至所述PLC光分器；所述PLC分光器用于接收所述光信号，并将所述光信号进行复制后输出N路相同的光信号。
本发明的***发送端省去了视频分配器及中间的视频线缆，而且一个发送端可以设置多路输出接口，将发送端的数量减小到一个，大大简化了前端***，且由于设备数量的减少，使得***的成本大大降低，稳定性也得到显著提高；且本发明的发送端在发送视频信息时只经历一次A/D转换过程，而目前使用的******中，在A/D转换之前，增加了视频分配和线缆传输过程，这些过程都会加大模拟视频信号的衰减和失真，而本发明中省去了上述过程，从而是的视频质量得到了保证。
如图4所示，本发明的***接收端包括光模块、FPGA、DDR、视频编码芯片、视频输出接口；其中，光模块用于接收***发送端发出的光信号，并将接收到的光信号转换为高速串行信号，然后将高速串行信号发送至FPGA； FPGA将接收到的高速串行信号进行解串，并将解串后的信号写入DDR进行缓存，在视频需要发送至显示终端显示时FPGA将DDR中缓存的数据读出，并发送至视频编码芯片；视频编码芯片用于接收FPGA发出的数据，并将接收到的数据转换为视频输出信号，经视频输出接口发送至显示终端显示。
本发明的多路***可以传输的视频信号包括但不仅限于：HDMI、DVI、VGA、SDI、YPbPr、Displayport；且本发明的视频信号在传输过程中不经压缩过程，进一步保证了视频传输的质量。
以上是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (5)

1.一种无需外接分配器的多路***，其特征在于，所述***包括一个***发送端和若干个***接收端，所述发送端通过与所述接收端数量一致的若干条光纤与所述接收端连接，每条光纤对应一个接收端。
2.根据权利要求1所述的***，其特征在于，所述***发送端包括视频输入接口、视频解码芯片、FPGA、DDR、光模块和PLC光分器；其中，
所述视频输入接口用于接收视频输入信号，并将接收到的所述视频输入信号发送至所述视频解码芯片；
所述视频解码芯片用于将接收到的视频输入信号解码，并将解码后的视频输入信号发送至所述FPGA；
所述FPGA用于将解码后的视频输入信号写入DDR进行缓存，在视频输入信号需要发送至接收端时将解码后的视频输入信号转换为高速串行信号，并将所述高速串行信号发送至所述光模块；
所述光模块用于接收所述高速串行信号，并将所述高速串行信号转换成光信号，然后将所述光信号发送至所述PLC光分器；
所述PLC分光器用于接收所述光信号，并将所述光信号进行复制后输出N路相同的光信号。
3.根据权利要求1所述的***，其特征在于，所述***接收端包括光模块、FPGA、DDR、视频编码芯片、视频输出接口；其中，
所述光模块用于接收所述***发送端发出的光信号，并将所述光信号转换为高速串行信号，然后将所述高速串行信号发送至所述FPGA；
所述FPGA将接收到的高速串行信号进行解串，并将解串后的信号写入DDR进行缓存，在视频需要发送至显示终端显示时FPGA将DDR中缓存的数据读出，并发送至所述视频编码芯片；
所述视频编码芯片用于接收FPGA发出的数据，并将接收到的数据转换为视频输出信号，经所述视频输出接口发送至显示终端显示。
4.根据权利要求2所述的***，其特征在于，所述视频输入信号为HDMI、DVI、VGA、SDI、YPbPr、Displayport的任一种。
5.根据权利要求2所述的***，其特征在于，所述视频输入信号不经压缩直接通过所述视频输入接口发送至所述视频解码芯片。
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