CN101807088A - 具有不受偏移电压影响的输出的带隙基准电路 - Google Patents

Abstract

本发明公开了一种具有不受偏移电压影响的输出的带隙基准电路，包括具有第一输入和第二输入的运算放大器。第一电阻器具有耦合至第一输入的第一端。第一双极晶体管包括耦合至第一晶体管的第二端的第一发射极以及第一基极。第二双极晶体管包括耦合至第二输入的第二发射极以及第二基极。第三双极晶体管包括耦合至第一基极的第三发射极、第一集电极以及连接至第一集电极的第三基极。第四双极晶体管包括耦合至第二基极的第四发射极、第二集电极以及连接至第二集电极的第四基极。第二电阻器耦合至第一输入，其中，第二电阻器与第一电阻器和第一双极晶体管并联。

Description

具有不受偏移电压影响的输出的带隙基准电路

本申请要求于2009年2月18日提交的名为“Bandgap Reference Circuitwith an Output Insensitive to Offset Voltage”的美国临时申请No.61/153,544的优先权，其内容结合于此作为参考。

技术领域

本发明总的来说涉及电压基准电路，更具体地，涉及使用带隙技术实现的电压基准电路。

背景技术

带隙基准电路广泛用在模拟电路中，用于提供稳定的、不受电压影响以及不受温度影响的基准电压。带隙电压基准电路根据用热电压VT的正温度系数补偿基极-发射极结电压VBE的负温度系数的原则来运行，VT等于Kt/q，其中，k为波尔兹曼常数，T为绝对温度，q为电子电荷(1.6×10^-19库仑)。VBE随室温下温度的改变为-2.2mV/C，同时VT随着温度的改变为+0.086mV/C。由于VT与绝对温度成比例，因此相应的电路部分有时候被称为PTAT电路。相反地，VBE与绝对温度互补，从而，相应的电流部分有时候被称为CTAT电路。

如名称所建议的，由带隙基准电路生成的电压被用作基准，从而输出的基准电压需要高度稳定。具体来说，输出的基准电压需要不受温度变化、电压变化和处理变化的约束。在典型带隙基准电压下，使用运算放大器来改善基准电压的准确性。然而，运算放大器本身是不理想的，并且具有偏移电压。例如，图1示出了带隙基准电路100，其中，运算放大器101的偏移电压通过电压源102表示。理想地，由于放大器的输入之间的虚短路，电压V1和V2应该相等。然而，在实际情况下，偏移电压V_OS是不可避免的。由于偏移电压V_OS在一定范围内根据芯片的不同而改变，而不是固定值，因此，由于偏移电压VOS的干扰，输出电压Vout也根据芯片的不同而改变，使得很难补偿这样的改变。

美国专利第6,690,228号披露了很少受在此所使用的偏移电压影响的带隙基准电路。然而，应该认识到，带隙基准电路对偏移电压的敏感度需要进一步被减小以提供更稳定的基准电压。

发明内容

根据本发明的一个方面，一种电路包括：运算放大器，包括第一输入和第二输入。第一电阻器具有耦合至第一输入的第一端。第一双极晶体管包括耦合至第一电阻器的第二端的第一发射极以及第一基极。第二双极晶体管包括耦合至第二输入的第二发射极以及第二基极。第三双极晶体管包括耦合至第一基极的第三发射极、第一集电极以及连接至第一集电极的第三基极。第四双极晶体管包括耦合至第二基极的第四发射极、第二集电极以及连接至第二集电极的第四基极。第二电阻器耦合至第一输入，其中，第二电阻器与第一电阻器和第一双极晶体管并联。

根据本发明的另一方面，一种电路包括：运算放大器，具有第一输入和第二输入；第一电流源，提供第一电流至第一输入；第二电流源，提供第二电流至第二输入；第三电流源，提供第三电流；第四电流源，提供第四电流；第五电流源，提供第五电流。第一电流、第二电流、第三电流、第四电流以及第五电流相互进行镜像。第一双极晶体管包括第一发射极和第一基极，其中，第一发射极接收第一电流。第二双极晶体管包括第二发射极和第二基极，其中，第二发射极接收第二电流。第三双极晶体管包括连接至第一基极的第三发射极、第三基极以及第一集电极，其中，第三发射极接收第三电流。第四双极晶体管包括连接至第二基极的第四发射极、第四基极以及第二集电极，其中，第四发射极接收第四电流。输出节点接收第五电流。

本发明的有益特征包括带隙基准电路的输出基准电压对电源电压和制造处理中的改变的降低的敏感度。

附图说明

为了更好地理解本发明及其优点，现在结合附图进行以下描述作为参考，其中：

图1示出了传统带隙基准电路；

图2示出了包括两个双极晶体管的带隙基准电路，每个双极晶体管均耦合至运算放大器的输入；以及

图3示出了不受带隙基准电路中的运算放大器的偏移电压影响的带隙基准电路。

具体实施方式

以下详细描述本发明的实施例的制造和使用。然而，应该想到，实施例提供了可以在多种特定上下文中被具体化的多种可应用发明思想。所述的特定实施例仅描述了制造和使用本发明的特定方式，并不限制本发明的范围。

提出了一种新的带隙基准电路。然后描述实施例的改变和操作。贯穿本发明的多个视图和示意性实施例，类似的参考标号被用于表示类似元件。

图2示出了传统带隙基准电路10，其包括运算放大器AMP。通过PMOS晶体管M1、M2和M3(其从正电源电压VDD接收功率)，电流被提供至双极晶体管和电阻器。从而，PMOS晶体管M1、M2和M3的每一个均为电流源。贯穿说明书，连接MOS晶体管的源极和漏极的路径被称为MOS晶体管的源极-漏极路径。运算放大器AMP包括输入A、C和输出D。偏移电压源OS用于表征运算放大器AMP的偏移电压V_OS。注意，节点B和C实际上被互连为同一节点，这是由于偏移电压源OS不是真实的实体。如果运算放大器AMP是理想的，则由于节点A和B的虚拟连接，节点A和B应该具有相同的电压电平。然而，由于偏移电压，节点A处的电压VA不再等于节点B处的电压VB，并且电压VA、VB、和VC具有以下关系：

VA＝VC        [等式1]

VB＝VC+VOS    [等式2]

其中，电压VC为节点C处的电压。电阻器R1A和R1B分别连接至运算放大器AMP的输入A和C，其中，电阻器R1A和R1B的阻抗可以相同，并且可以被表示为R1。电阻器R2(其阻抗还被称为R2)连接至节点B，并且进一步连接至双极晶体管Q2的发射极。此外，双极晶体管Q1的发射极连接至节点A。贯穿说明书，连接双极晶体管的发射极和集电极的路径被称为双极晶体管的发射极-集电极路径。双极晶体管Q1和Q2的基极和集电极连接至电源电压VSS(从而还被互连)，其可以为电接地。

流过电阻器R1B的电流为I1，并且流过电阻器R2的电流为I2。假设双极晶体管Q1的发射极和基极之间施加的电压为VBE1，并且在双极晶体管Q2的发射极和基极之间施加的电压为VBE2，并且进一步假设差值(VBE1-VBE2)为AVBE，则电流Iref1为：

$\mathrm{Iref}1=I1+I2=\frac{\mathrm{VB}-\mathrm{VBE}2}{R2}+\frac{\mathrm{VB}}{R1}$ [等式3]

根据等式1和2，可以推出：

$\mathrm{Iref}1=\frac{\mathrm{VBE}1+\mathrm{Vos}-\mathrm{VBE}2}{R2}+\frac{\mathrm{VBE}1+\mathrm{Vos}}{R1}=\frac{\mathrm{\ΔVBE}+\mathrm{Vos}}{R2}+\frac{\mathrm{VBE}1+\mathrm{Vos}}{R1}$ [等式4]

等式4可以进一步被表示为：

$\mathrm{Iref}1=\frac{(R2\×\mathrm{VBE}1+R1\×\mathrm{\ΔVBE})+\mathrm{Vos}(R1+R2)}{R1\×R2}$ [等式5]

应该认识到，输出电压Vref等于输出电阻器R3的阻抗R3乘以电流I3。由于PMOS晶体管M2和M3的栅极互连，所以电流I3对电流Iref1进行镜像并且与电流Iref1成比例。从而，输出电压Vref的变化与电流Iref1的变化成比例。在等式5中可以看出，偏移电压Vos是Rref1表达式的一部分，并且偏移电压Vos的变化将被反映为电流Iref1的变化，并且其又反映为输出电压Vref的变化。

图3示出了改进的带隙基准电路实施例，其中，类似参考标号被用于表示图2和图3中的类似元件。除图2所示的器件之外，增加了双极晶体管Q3和Q4，并且分别通过PMOS晶体管M4和M5提供电流，其还作为电流源的一部分。从而，流过MOS晶体管M1、M2、M3、M4和M5的源极-漏极路径的电流镜像，并且相互之间基本成比例。在本发明的实施例中，双极晶体管Q1、Q2、Q3和Q4为PNP双极晶体管，但是它们还可以为NPN双极晶体管。双极晶体管Q3的基极和集电极互连，并且双极晶体管Q4的基极和集电极互连，并且可以被连接至电源电压VSS(其可以为电接地)。

此外，等式1和2还是有效的。而且，假设在双极晶体管Q3的发射极和基极之间施加的电压为VBE3，在双极晶体管Q4的发射极和基极之间施加的电压为VBE4，并且进一步假设差值(VBE1+VBE2)-(VBE3+VBE4)为2ΔVBE，可以推出以下等式：

$\mathrm{Iref}2=I1+I2=\frac{\mathrm{VB}-\mathrm{VBE}3-\mathrm{VBE}4}{2R}+\frac{\mathrm{VB}}{R1}$ [等式6]

$\mathrm{Iref}2=\frac{\mathrm{VBE}1+\mathrm{VBE}2+\mathrm{Vos}-(\mathrm{VBE}3+\mathrm{VBE}4)}{R2}+\frac{[(\mathrm{VBE}1+\mathrm{VBE}2)+\mathrm{Vos}]}{R1}$ [等式7]

假设(VBE1+VBE2)可以被表示为2VBE，则

$\mathrm{Iref}2=\frac{2\mathrm{\ΔVBE}+\mathrm{Vos}}{R2}+\frac{2\mathrm{VBE}+\mathrm{Vos}}{R1}$ [等式8]

从而，可以推出以下等式：

$\mathrm{Iref}2=\frac{2\×(R2\×\mathrm{VBE}+R1\×\mathrm{\ΔVBE})+\mathrm{Vos}(R1+R2)}{R1\×R2}$ [等式9]

注意，基于没有基极电流从双极晶体管Q1的基极流到双极晶体管Q3的发射极并且没有基极电流从双极晶体管Q2的基极流到双极晶体管Q4的发射极的假设，推出电流Iref2。在实际情况下，将存在很小的基极电流。从而，电流Iref2可以稍微与等式9所示的不同。然而，基极电流通常很小并且对等式9的推导没有影响。

与等式5和9相比，可以找到表达式Vos((R1+R2)出现在等式5和9中。另一方面，等式9中的剩余部分2×(R2×VBE+R1×ΔVBE)基本为等式5中的R2×VBE+R1×ΔVBE部分的值的两倍。从而，Vos(R1+R2)部分在电流Iref2中比电流Iref1中形成更小的部分。事实上，由于Vos(R1+R2)仅为电流Iref1和Iref2很小一部分，等式图9中的Vos(R1+R2)部分(由偏移电压Vos引起)基本为等式5中的一半。而且，如果偏移电压Vos具有任何改变，则电流Iref2中所得到的改变约为电流Iref1的一半。换句话说，电流Iref2对偏移电压Vos的敏感度约为电流Iref1的敏感度的百分之五十。

此外，应该认识到，输出电压Vref等于输出电阻器R3的阻抗R3乘以电流I3，同时由于电流I3对电流Iref2产生镜像，电流I3与电流Iref1成比例。从而，输出电压Vref的改变可以与电流Iref2的改变成比例。在图3中所示的实施例中，由于偏移电压Vos的减小影响，电流Iref2的改变减小，如等式9所披露的，还减小了输出电压Vref的改变。

可以在图3中观察到，输出路径(包括MOS晶体管M3和输出电阻器R3)与运算放大器AMP的输入分离，并且输出电阻器R3的阻抗R3可以被调节以调节输出电压Vref，其可以大于1V或小于1V。

在图3所示的实施例中，使用蒙特卡洛模型的仿真结果还证明了输出电压Vref对偏移电压Vos的敏感度的显著减小。做出两组采样，其中，第一组采样包括1000个采样并使用如图3所示的带隙基准电路作出。第二组采样包括1000个采样并使用如图2所示的带隙基准电路作出。该结果揭示了，对于第二组采样，在三个标准差(三倍的标准差)之外的采样百分比为14.08％。作为比较，对于第二组采样，在三个标准差之内的采样的百分比为6.9％，基本为值14.08的一半。这意味着由带隙基准电路的干扰所引起的产量损失还可以减少一半。从而，仿真结果支持从等式5和9得出的结论。

虽然详细地描述本发明及其优点，但应该明白，在不脱离所附权利要求限定的本发明的精神和范围的情况下，可进行多种改变、替换和更改。而且，本发明的范围不旨在限于说明书描述的处理、机器、制造和事物、手段、方法和步骤的结合的特定实施例。本领域技术人员从本发明的公开、当前存在或以后开发的处理、及其制造以及事物、手段、方法或步骤的结合可以容易地想到，可以根据本发明执行与在此描述的实施例基本相同的功能或完成基本相同的结果。从而，所附权利要求旨在包括在这样的处理、机器、制造、以及事物、手段或步骤的范围内。另外，每个权利要求均构成独立实施例，并且多个权利要求和实施例的结合在本发明的范围内。

Claims (15)

1.一种电路，包括：

运算放大器，包括第一输入和第二输入；

第一电阻器，包括耦合至所述第一输入的第一端以及第二端；

第一双极晶体管，包括耦合至所述第一电阻器的所述第二端的第一发射极以及第一基极；

第二双极晶体管，包括耦合至所述第二输入的第二发射极以及第二基极；

第三双极晶体管，包括耦合至所述第一基极的第三发射极、第一集电极以及连接至第一集电极的第三基极；

第四双极晶体管，包括耦合至所述第二基极的第四发射极、第二集电极以及连接至第二集电极的第四基极；以及

第二电阻器，耦合至所述第一输入，其中，所述第二电阻器与所述第一电阻器和所述第一双极晶体管并联。

2.根据权利要求1所述的电路，为带隙基准电路，其中，所述电路还包括：

第一电流源，向所述第一输入提供第一电流；

第二电流源，提供作为所述第一电流的镜像的第二电流；

输出电阻器，用于接收所述第二电流；以及

输出节点，在所述输出电阻器的一端，其中，所述输出节点输出所述带隙基准电路的电压。

3.根据权利要求1所述的电路，还包括：耦合至所述第二输入的第三电阻器，其中，所述第二电阻器与所述第二双极晶体管的发射极-集电极路径并联。

4.根据权利要求1所述的电路，还包括：

第一电流源，向所述第一输入提供第一电流；

第二电流源，向所述第二输入提供第二电流；

第三电流源，向所述第三双极晶体管的所述第三发射极提供第三电流；以及

第四电流源，向所述第四双极晶体管的所述第四发射极提供第四电流，其中，所述第一电流、所述第二电流、所述第三电流和所述第四电流互为镜像。

其中，所述电路为带隙基准电路，还包括：

第五电流源，与所述第一电流源镜像；

输出电阻器，用于接收由所述第五电流源提供的电流；以及

输出节点，在所述输出电阻器的一端，其中，所述输出节点输出所述带隙基准电路的电压。

5.根据权利要求1所述的电路，其中，所述第一双极晶体管、第二双极晶体管、所述第三双极晶体管以及所述第四双极晶体管为PNP晶体管，

其中，所述电路为带隙基准电路。

6.一种电路，包括：

运算放大器，包括第一输入和第二输入；

第一电流源，向所述第一输入提供第一电流；

第二电流源，相所述第二输入提供第二电流；

第三电流源，提供第三电流；

第四电流源，提供第四电流；

第五电流源，提供第五电流，其中，所述第一电流、所述第二电流、所述第三电流、所述第四电流以及所述第五电流互为镜像；

第一双极晶体管，包括第一发射极和第一基极，其中，所述第一发射极接收所述第一电流；

第二双极晶体管，包括第二发射极和第二基极，其中，所述第二发射极接收所述第二电流；

第三双极晶体管，包括连接至所述第一基极的第三发射极、第三基极以及第一集电极，其中，所述第三发射极接收所述第三电流；

第四双极晶体管，包括连接至所述第二基极的第四发射极、第四基极以及第二集电极，其中，所述第四发射极接收所述第四电流；以及

输出节点，接收所述第五电流。

7.根据权利要求6所述的电路，其中，所述第一集电极连接至所述第三基极，并且所述第二集电极连接至所述第四基极，

其中，所述第一集电极和所述第三基极连接至电接地，并且所述第二集电极和所述第四基极连接至所述电接地。

8.根据权利要求6所述的电路，还包括：第一电阻器，接收所述第一电流并且与所述第一双极晶体管的发射极-集电极路径串联耦合，

所述电路还包括：

第二电阻器，连接于所述第一输入和VSS电压节点之间；以及

第三电阻器，连接于所述第二输入和所述VSS电压节点之间，其中，所述第二电阻器和所述第三电阻器基本具有相同的阻抗。

9.根据权利要求6所述的电路，还包括：接收所述第五电流的输出电阻器，其中，所述输出节点连接至所述输出电阻器的一端。

10.根据权利要求6所述的电路，其中，所述第一双极晶体管、所述第二双极晶体管、所述第三双极晶体管以及所述第四双极晶体管为PNP晶体管。

11.根据权利要求6所述的电路，其中，所述电流为带隙基准电路。

12.一种电路，包括：

运算放大器，包括第一输入和第二输入；

第一电阻器，包括连接至所述第一输入的第一端以及第二端；

第一双极晶体管，包括连接至所述第一电阻器的所述第二端的第一发射极以及第一基极；

第二双极晶体管，包括连接至所述第二输入的第二发射极以及第二基极；

第三双极晶体管，包括连接至所述第一基极的第三发射极、第一集电极以及连接至第一集电极的第三基极；

第四双极晶体管，包括连接至所述第二基极的第四发射极、第二集电极以及连接至第二集电极的第四基极；

第二电阻器，连接至所述第一输入，其中，所述第二电阻器与所述第一电阻器和所述第一双极晶体管并联；以及

第三电阻器，连接至所述第二输入，其中，所述第三电阻器与所述第二双极晶体管的发射极-集电极路径并联。

13.根据权利要求12所述的电路，还包括多个PMOS晶体管，所述多个PMOS晶体管的每一个的漏极连接至所述第一双极晶体管、所述第二双极晶体管、所述第三双极晶体管和所述第四双极晶体管中的一个的发射极，其中，所述多个PMOS晶体管的栅极互连。

14.根据权利要求12所述的电路，还包括：

第一电流源，向所述第一输入提供第一电流；

第二电流源，提供作为所述第一电流的镜像的第二电流；

输出电阻器，用于接收所述第二电流；以及

输出节点，在所述输出电阻器的一端。

15.根据权利要求12所述的电路，其中，所述第一双极晶体管、所述第二双极晶体管、所述第三双极晶体管以及所述第四双极晶体管为PNP晶体管，

其中，所述电路为带隙基准电路。

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