CN101789386B - 晶片对准的方法 - Google Patents
晶片对准的方法 Download PDFInfo
- Publication number
- CN101789386B CN101789386B CN200910009848XA CN200910009848A CN101789386B CN 101789386 B CN101789386 B CN 101789386B CN 200910009848X A CN200910009848X A CN 200910009848XA CN 200910009848 A CN200910009848 A CN 200910009848A CN 101789386 B CN101789386 B CN 101789386B
- Authority
- CN
- China
- Prior art keywords
- material layer
- alignment mark
- wafer
- layer
- exposure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
本发明提供一种晶片对准的方法。首先,提供晶片,包含第一材料层和第二材料层,第二材料层位于第一材料层上,其中第一材料层包含第一对准标记,然后,在曝光机台中,测量第一对准标记的位置,之后,图案化第二材料层,并且通过图案化的第二材料层形成第二对准标记,接着,在曝光机台中,测量第二对准标记和第一对准标记之间的偏移量,最后,通过该第二对准标记和该第一对准标记之间的偏移量,重新设定曝光参数。根据本发明,利用对准标记进行各层材料层之间相对位置误差的测量,并且此测量皆是使用相同的曝光机台进行,因为不需使用已知的叠对机台,所以可以避免不同机台本身的误差值影响测量结果。
Description
技术领域
本发明涉及一种半导体工艺中的晶片对准方法,特别是涉及一种增加对准精密度的方法。
背景技术
在半导体工艺中,要经过很多处理步骤,例如曝光、显影、蚀刻。在这些步骤中,为了形成想要的集成电路元件,晶片上的各层材料层之间的电路图案必须有准确的相对位置。因此,各种处理程序中,皆设置有适当的标记来增加对准精确度。
在晶片正式进行量产前,通常会先使用少量的晶片先测试,利用在晶片上设置的对准标记(alignment mark),在曝光之前,将晶片在曝光机台中的放置位置,利用前层(pre-layer)的对准标记进行对准。前层是指前次在曝光工艺中已处理的材料层,而当层是指本次曝光工艺中所将处理的材料层。对准标记通常是形成在晶片的边缘处或是切割道上,其形状可能为多个条状凹槽结构,设置在晶片上的材料层中。在进行对准时,曝光机台会以激光侦测对准标记,从对准标记得到的反射信号来调整晶片的位置。当对准完成之后,即可进行曝光。
曝光结束后,将晶片送入显影机台显影,显影完成后,必须确定在材料层各层之间电路图案有准确的相对位置,否则可能会发生后续形成的电路图案无法与前层图案连贯的情况,进而造成电路失效的问题。于是,显影完成后,将测试的晶片送入叠对机台(overlay tool)中,由于在每一层材料层皆设有叠对标记(overlay mark),作为相对位置的记号,因此叠对机台即可利用前层和当层的叠对标记,计算误差而后重新调整曝光和显影的参数。通常叠对标记可为凹陷于当层材料层的凹槽结构,或为凸出于前层材料层表面的凸出结构。
由于上述的对准标记以及叠对标记是在两种不同的机台中进行(曝光机台和叠对机台)测量,然而,个别的机台所使用的晶片载台、侦测器等本身就存在有误差值,若使用两台不同的机台,会使得测量的误差值复杂化,并且会增加整体的测量误差。
发明内容
有鉴于此,本发明提供了一种晶片对准方法,其可以增加对准精密度,避免机台产生的误差。
根据本发明的权利要求,本发明的一种晶片对准的方法,包含:
提供晶片包含第一材料层和第二材料层,该第一材料层上包含第一对准标记,其中该第二材料层覆盖该第一材料层;于曝光机台中,以该第一对准标记为基准,并图案化该第二材料层,并且通过图案化的该第二材料层形成第二对准标记;于该曝光机台中,测量该第二对准标记和该第一对准标记之间的偏移量;以及通过该第二对准标记和该第一对准标记之间的偏移量,重新设定曝光参数。
本发明的特征在于利用对准标记进行各层材料层之间相对位置误差的测量,并且此测量皆是使用相同的曝光机台进行,因为不需使用已知的叠对机台,所以可以避免不同机台本身的误差值影响测量结果。此外,本发明可以完全取代已知的叠对标记,因此不需另外设置叠对标记。
附图说明
图1是已知技术的晶片对准方法示意图。
图2是本发明的晶片对准方法示意图。
图3是晶片由A-A’方向切割的截面示意图。
图4是晶片由B-B’方向切割的截面示意图。
图5是根据本发明的另一优选实施例的晶片由B-B’方向切割的截面示意图。
10:晶片 12:对准标记
14:叠对标记 14’:叠对标记
30:晶片 31、33、34:材料层
32:对准标记 32’:对准标记
100:曝光机台 200:显影机台
300:叠对机台 L:间距
具体实施方式
图1是已知技术的晶片对准方法示意图。
如图1所示,首先提供晶片10,其上有第一材料层(图未示)、第二材料层(图未示)和第三材料层(图未示)由下至上依序设置,第一材料层和第二材料层可以为硅基底、导电层或绝缘层,而第三材料层可以为光致抗蚀剂。在晶片10上的第一材料层中,设有对准标记12以及叠对标记14。对准标记12和叠对标记14可以为凹陷于第一材料层的凹槽结构,设置于晶片的边缘处或是切割道上。接着,将晶片10送入曝光机台100,在曝光之前先利用对准标记12进行对准,以将晶片10放置在适当曝光位置,然后利用曝光光源照射晶片10,将光掩模上的电路图案转印在第三材料层上。之后,将晶片10送入显影机台200,进行显影,利用显影液将部分的第三材料层去除,在显影之后,有部分的第三材料层会形成叠对标记14’,其设置于叠对标记14的邻近之处,目前常见的叠对标记包括盒内(box-in-box)叠对标记与条状(bar-in-bar)叠对标记。最后,将晶片10送入叠对机台300,通过测量由第三材料层所形成的叠对标记14’与第一材料层上的叠对标记14之间的间距,即可获得第一材料层和第三材料层之间的偏移量。然后再将偏移量回馈给曝光参数控制***,即可以产生再次进行曝光工艺时所需的曝光参数数据。
在光刻工艺中,一般将第一材料层称为前层(pre-layer),而其上的对准标记12可称为前层对准标记;而目前曝光机台100所要曝光的材料层,即,第三材料层则称为当层(current layer),而其上的叠对标记14’则称为当层叠对标记。
图2是本发明的晶片对准方法示意图,其中具有相同功能的元件将延用图1的元件符号。
如图2所示,首先提供晶片30,如图3的A-A’方向切割的截面示意图所示。如图3所示,晶片30由下至上依序设有材料层31、材料层33和材料层34,其中,材料层31和材料层33可以为硅基底、导电层或绝缘层。材料层34可以为光致抗蚀剂。在晶片30上的材料层31中,设有对准标记32。对准标记32可以为凹陷于材料层31的凹槽结构设置于晶片30的边缘处或是切割道上。接着,将晶片30送入曝光机台100,在曝光之前先利用对准标记32为基准,进行对准,例如,调整晶片载台位置,以将晶片30放置在曝光机台100中,适当的相对曝光位置,然后利用曝光光源照射光掩模,将光掩模上的电路图案转印在光致抗蚀剂上。之后,将晶片30送入显影机台200,进行显影。为更详细地说明本发明,在显影之后的晶片30由B-B’方向切割的截面示意图请参阅图4。如图4所示,利用显影液将部分的光致抗蚀剂去除之后,有部分的光致抗蚀剂会形成对准标记32’,例如,凸出于材料层33表面的凸出光致抗蚀剂结构,设置于对准标记32的邻近之处。请参考图5,根据本发明的另一优选实施例,利用显影液将部分的光致抗蚀剂去除之后所形成的对准标记亦可以为凹陷的沟槽结构,例如,以位于材料层34中的凹陷沟槽结构,作为对准标记32’。请同时参阅图2和图4,最后,再度将晶片30送入曝光机台100,通过测量由材料层34所形成的对准标记32’与材料层31上的对准标记32间的间距L,即可获得材料层31和材料层34之间的偏移量。然后再将偏移量回馈给曝光参数控制***,即可以产生再次进行曝光工艺时所需的曝光参数数据。而若是对准标记32和对准标记32’之间的偏移量符合要求,即可进行蚀刻工艺,利用在先前步骤中已图案化的材料层34当作掩模,蚀刻材料层33,并且将对准标记32’的图案转印到材料层33,以作为后续工艺的对准标记。
有别于已知技术,本发明利用对准标记取代叠对标记,利用曝光机台取代叠对机台,以进行前层和当层之间的偏差测量,由于前层对准标记和当层对准标记的位置皆是在同一个机台中测量,因此可避免已知技术因为曝光机台和叠对机台本身的误差,降低测量准确度。此外,因为已知技术中,已有对准标记设计于光掩模上,因此本发明不需额外再制作标记,仅需使用原来的对准标记即可,再者,因为曝光机台本来已具有测量对准标记的功能,因此不需修改硬体设备。
以上所述仅为本发明的优选实施例,凡依本发明权利要求所做的等同变化与修饰,皆应属本发明的涵盖范围。
Claims (7)
1.一种晶片对准的方法,包含:
提供晶片,包含第一材料层和第二材料层,该第一材料层包含第一对准标记,其特征在于,该第二材料层位于该第一材料层上;
于曝光机台中,以该第一对准标记为基准,图案化该第二材料层,以于该第二材料层上形成第二对准标记;
于该曝光机台中,测量该第二对准标记和该第一对准标记之间的偏移量;以及
通过该第二对准标记和该第一对准标记之间的偏移量,重新设定曝光参数。
2.如权利要求1的晶片对准的方法,其特征在于,该第一材料层为硅基底、导电层或绝缘层。
3.如权利要求1或2的晶片对准的方法,其特征在于,该第二材料层为光致抗蚀剂层。
4.如权利要求1或2的晶片对准的方法,其特征在于,该第一对准标记为凹陷于该第一层材料层的凹槽结构。
5.如权利要求4的晶片对准的方法,其特征在于,该第二对准标记为凸出于该第一层材料层表面的凸出结构。
6.如权利要求4的晶片对准的方法,其特征在于,该第二对准标记为凹陷于该第二层材料层表面的沟槽结构。
7.如权利要求1的晶片对准方法,其特征在于,该第二材料层的图案化步骤包括:
以该第一对准标记为基准,对准该晶片于该曝光机台的放置位置;
于该曝光机台中进行曝光工艺,以将该第二材料层曝光;以及
对该第二材料层进行显影工艺。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN200910009848XA CN101789386B (zh) | 2009-01-24 | 2009-01-24 | 晶片对准的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN200910009848XA CN101789386B (zh) | 2009-01-24 | 2009-01-24 | 晶片对准的方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101789386A CN101789386A (zh) | 2010-07-28 |
CN101789386B true CN101789386B (zh) | 2011-09-21 |
Family
ID=42532541
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN200910009848XA Active CN101789386B (zh) | 2009-01-24 | 2009-01-24 | 晶片对准的方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN101789386B (zh) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102479687B (zh) * | 2010-11-22 | 2014-07-16 | 中芯国际集成电路制造(上海)有限公司 | 提高后层曝光工艺宽容度的方法 |
CN102809899A (zh) * | 2011-05-31 | 2012-12-05 | 无锡华润上华半导体有限公司 | 一种对位参数计算方法 |
CN103165442B (zh) * | 2011-12-12 | 2015-08-19 | 上海华虹宏力半导体制造有限公司 | 背面图形化的方法 |
CN102522360B (zh) * | 2011-12-22 | 2016-03-16 | 上海华虹宏力半导体制造有限公司 | 光刻对准精度检测方法 |
JP5874428B2 (ja) * | 2012-02-15 | 2016-03-02 | 富士電機株式会社 | キャリブレート用ターゲット治具および半導体製造装置 |
CN107560521A (zh) * | 2017-08-18 | 2018-01-09 | 武汉华星光电半导体显示技术有限公司 | 一种高断差界面的堆叠精度测量方法及应用 |
CN115775720A (zh) * | 2021-09-08 | 2023-03-10 | 长鑫存储技术有限公司 | 半导体结构及其制作方法、存储器 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1329357A (zh) * | 2000-06-08 | 2002-01-02 | 株式会社东芝 | 对准方法、套刻检查方法和光掩模 |
CN1936710A (zh) * | 2006-10-18 | 2007-03-28 | 上海微电子装备有限公司 | 一种对准标记及其制造方法 |
CN1963679A (zh) * | 2006-11-24 | 2007-05-16 | 上海微电子装备有限公司 | 用于晶片对准的对准标记结构 |
-
2009
- 2009-01-24 CN CN200910009848XA patent/CN101789386B/zh active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1329357A (zh) * | 2000-06-08 | 2002-01-02 | 株式会社东芝 | 对准方法、套刻检查方法和光掩模 |
CN1936710A (zh) * | 2006-10-18 | 2007-03-28 | 上海微电子装备有限公司 | 一种对准标记及其制造方法 |
CN1963679A (zh) * | 2006-11-24 | 2007-05-16 | 上海微电子装备有限公司 | 用于晶片对准的对准标记结构 |
Non-Patent Citations (1)
Title |
---|
JP特开2001-155988A 2001.06.08 |
Also Published As
Publication number | Publication date |
---|---|
CN101789386A (zh) | 2010-07-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN101789386B (zh) | 晶片对准的方法 | |
US8143731B2 (en) | Integrated alignment and overlay mark | |
US6218200B1 (en) | Multi-layer registration control for photolithography processes | |
CN101398630B (zh) | 对准及叠对的标记、及其掩模结构与使用方法 | |
KR100519252B1 (ko) | 오버레이 마크, 오버레이 마크 형성방법 및 오버레이측정방법 | |
CN114296321A (zh) | 光刻拼接误差的检测方法、二维光栅的制造方法及掩模板 | |
JPH09129551A (ja) | 半導体素子の微細パターンアライメント方法 | |
US8174673B2 (en) | Method for wafer alignment | |
US9134628B2 (en) | Overlay mark and application thereof | |
US7136520B2 (en) | Method of checking alignment accuracy of patterns on stacked semiconductor layers | |
US9753373B2 (en) | Lithography system and semiconductor processing process | |
US20050244729A1 (en) | Method of measuring the overlay accuracy of a multi-exposure process | |
CN105759563B (zh) | 光罩以及光罩或晶圆沾污的检测方法 | |
CN114420674A (zh) | 一种led芯片制作过程中膜层对位精度的测量方法 | |
KR100605178B1 (ko) | 오버레이 계측 방법 | |
JP2004031542A (ja) | 半導体装置の製造方法 | |
KR100532761B1 (ko) | 오버레이 측정 마크의 형성 방법 | |
TWI596426B (zh) | 檢測底片誤差的方法及其系統 | |
KR100349106B1 (ko) | 반도체 미세 패턴 변위 측정 방법 | |
KR20040059251A (ko) | 하나의 레이어에 다수의 박스형 마크를 갖는 중첩측정용정렬마크 | |
KR100685597B1 (ko) | 반도체소자의 측정마크 및 그 형성방법 | |
KR100866747B1 (ko) | 반도체 소자의 오버레이 버니어 및 그 형성 방법 | |
CN115826369A (zh) | 测定方法、测定装置及标记 | |
KR20080095608A (ko) | 반도체 장치의 오버레이 버니어 및 이의 형성 방법 | |
KR20020045744A (ko) | 반도체 소자의 오버레이 마크 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |