CN101764608B - 逐位逼近延迟锁相环电路及调整输入时钟信号的方法 - Google Patents

Abstract

本发明公开了一种逐位逼近锁相环DLL电路及调整输入时钟信号的方法，其中，该电路包括：鉴相器、数字控制延时线、逐位逼近式SAR控制模块及时序控制模块，其中，时序控制模块用于控制SAR控制模块，对数字控制延时线的延时信号的延时时间从最低位开始调整，直到确定延时调整的延时时间范围；鉴相器，用于在确定延时调整的延时时间范围内，控制SAR控制模块，对数字控制延时线进行延时信号的延时调整，直到检测到输入时钟信号的相位和输出时钟信号的相位相同。本发明提供的电路及方法在延时调整输入时钟信号时，延时调整的频率范围宽且节省延时锁定时间。

Description

逐位逼近延迟锁相环电路及调整输入时钟信号的方法

技术领域

本发明涉及采用延迟锁相环(DLL，Delay-locked loop)电路调整时钟信号的技术，特别涉及一种逐位逼近延迟锁相环电路以及调整时钟信号的方法。 

背景技术

随着互补金属氧化物半导体(CMOS)工艺的迅速发展，采用CMOS工艺的各种数字电路所采用的器件尺寸在不断地减小，数字电路的复杂度在不断地提高，且数据电路所采用的数字***，如中央处理器(CPU)***或数字信号处理(DSP)***的工作速度也达到了几百兆赫兹，甚至更高。这样高速的数字***对时钟信号提出了严格的要求，然而由于制造工艺和环境变化的不同，提供的时钟信号常常可能无法满足要求。例如，当数字电路采用时钟信号对所传输的数据采样时，在每个时钟周期内需要选择最佳的数据采样点，即需要选择每个时钟周期内所传输数据的中间位置附近进行采样，在实现时设定定时时钟信号，定时在每个时钟周期内所传输数据的中间位置附近时间点触发对所传输数据进行采样。但是，经过若干个时钟周期传输数据后，设定的定时时钟信号和所传输的数据有很大可能不再满足所设定定时时钟和维持定时时钟的约束，造成并不是在每个时钟周期内所传输数据的中间位置附近时间点触发对所传输数据的采样，从而导致采样错误。这种时钟信号和数据经过一段时间后由于电压或温度的不稳定性而不再满足设定的约束条件，会随着数字电路中数字***处理速度的增加和数据传输速率的加快而变得更加严重。因此，对时钟信号进行延迟调整，使得经过延迟调整的时钟信号和数字电路中处理数据之间一直满足设定的约束条件，从而保证数 字电路的正常运行，变得越来越重要。 

目前，为了克服时钟信号在一段时间后出现的偏差，满足数据电路正常运行的要求，设计了锁相环(PLL，Phase-locked LOOP)电路和延迟锁相环(DLL，Delay-locked Loop)电路，用于对时钟信号进行延迟调整。与PLL电路相比，由于DLL电路用压控延时线(VCDL，Voltage Control Delay Line)取代了PLL的振荡器，使得随机误差只在每个时钟周期的内部累加，不影响后续时钟周期；由于DLL的反馈***的阶数和低通滤波器(LRF，Low PassFilter)相同，使得其稳定性和稳定速度等问题比PLL电路减轻许多。因此，和PLL电路相比，DLL电路受到噪声影响小，并且稳定性更高和稳定速度更快，逐渐成为对时钟信号进行延迟调整的主流电路。 

DLL的发展很迅速，可以分为模拟DLL和数字DLL两种。模拟DLL包括压控延时线、鉴相器、电荷泵和低通滤波器。数字DLL包括数字控制延时线、鉴相器和延时线控制电路。与模拟DLL相比，数字DLL具有如下优点：较短的锁定输出时钟信号的时间，没有偏置电路，可移植性比较好，容易与其他***集成，容易成比例缩小以及对功率要求不高。数字DLL根据延时线控制方式不同主要分为三类：寄存器控制DLL、加/减计数器控制DLL和逐位逼近式DLL。 

图1为现有技术逐位逼近DLL电路的结构示意图，DLL电路包括：鉴相器、分频器、逐位逼近式(SAR)控制模块以及数字控制延时线。其中，输入时钟信号在每个时钟周期内通过数字控制延时线后变为输出时钟信号输出。在每个时钟周期内，采集经过数字控制延时线输出的时钟信号并输出给鉴相器，鉴相器将接收到的输出时钟信号和输入时钟信号进行比较，确定二者之间存在相位差后，发送比较(comp)信号给SAR控制模块，由SAR控制模块对通过数字控制延时线的输入时钟信号进行逐位逼近延迟调整，直到鉴相器经过检测，确定接收到的输出时钟信号和输入时钟信号之间不存在相位偏差为止，通过输出锁定控制(LD，Lock Detect)信号控制锁定逐位逼近DLL电路。 

在图1中，还包括分频器，用于接收输入时钟信号后进行分频，为SAR控制模块提供时钟(CK)信号并提供开始延时锁定(Start)信号。 

在采用图1调整输入时钟信号时，调整的延时频率范围和设置的数字控制延时线有关，一般为数字控制延时线的延时调整范围的一半。在延时锁定输入时钟信号时，逐位逼近DLL电路采用按位索引的方法降低延时锁定时间，过程为：从数字控制延时线的中间某位开始进行按位延时，一般为数字控制延时线一半的延时时间，直到鉴相器确定接收到的输出时钟信号和输入时钟信号之间不存在相位偏差为止。 

举一个例子说明，假设逐位逼近DLL中的数字控制延时线可以延时信号的时间范围为0～1111，开始延时调整信号设置为0001，如果鉴相器检测得到输出时钟信号的相位落后于输入时钟信号，则向SAR控制模块发送为1的comp信号和为0的LD信号(表示锁定无效)；接下来的延时调整信号设置为0011，采用该延时调整信号对输入时钟信号进行调整；鉴相器继续检测，如果输出时钟信号的相位还落后于输入时钟信号，则向SAR控制模块继续发送为1的comp信号，SAR控制模块继续调整数字控制延时线的延时信号，使得下一次的延时调整信号设置为0111；如果鉴相器检测到输出时钟信号的相位超前于输入时钟信号，则向SAR控制模块发送为0的comp信号，SAR控制模块将数字控制延时线的延时信号调整为将当前最低置1位的延时信号置0，且将比当前最低置1位低一位的延时信号设置为1，将其余更低位的延时信号设置为0；直到鉴相器检测到输出时钟信号的相位等于输入时钟信号，则向SAR控制模块发送为1的LD信号(表示锁定)，SAR控制模块不再对将数字控制延时线的延时信号进行调整，完成逐位逼近DLL本次锁定过程。 

在采用这种方法对逐位逼近DLL电路进行延时锁定时，由于从数字控制延时线的中间某位开始进行按位延时，所以每次只能使用数字控制延时线中延时信号可以延时时间的一半范围，也就是对输入时钟信号对延时频率范围变窄。 

目前，在采用逐位逼近DLL电路进行延时锁定过程中，会出现两种情况，即造成失锁的情况或当输入时钟信号的频率较高时造成多周期锁定情况，分别如图2和图3所示，在图2中，当数字控制延时线的延时信号的延时时间为0000时，则输出时钟信号的相位落后于输入时钟信号的延时时间Tint；当数字控制延时线的延时信号的延时时间为1111时(即数字控制延时线可以延时的最大时间)，则输出时钟信号的相位还落后于输入时钟信号的延时时间Tint+Tfd，Tfd为延时信号的延时时间，超过了一个输入时钟信号的时钟周期，则造成了逐位逼近DLL电路的失锁情况；在图3中，当数字控制延时线的延时信号的延时时间为0000时，则输出时钟信号的相位落后于输入时钟信号的延时时间Tint；当数字控制延时线的延时信号的延时时间为1000时(即数字控制延时线可以延时的一半时间)，则输出时钟信号的相位落后于输入时钟信号的延时时间Tint+Tfd/2，Tfd/2为延时信号的延时时间，超过了一个输入时钟信号的时钟周期，则造成了多周期锁定情况。 

从图2可以推出，输入时钟信号的一个周期所占用时间应该满足小于等于Tint+Tfd，从图3可以推出，输入时钟信号的一个周期所占用时间的2/3应该大于Tint+Tfd/2，最后，就可以推出公式(1)： 

2/3Tint+Tfd/3＜＝输入时钟信号一个周期所占用的时间＜＝Tint+Tfd。 

对输入时钟信号的延时调整的范围为：最高延时调整频率小于3倍的最低延时调整频率，也就是说，目前逐位逼近DLL电路中所延时的频率范围是有限制的，比较窄。 

综上，采用现有的这种方法对输入时钟信号进行锁定，由于这种方法不是从数字控制延时线的最低位开始进行按位延时，所以该逐位逼近DLL电路中的数字控制延时线的延时频率范围增加对高频应用作用不大，即应用的延时频率范围比较窄。另外，该逐位逼近DLL由于是从数字控制延时线的中间某位开始进行按位延时，不能保证锁定成功率为100％，如果不成功，还需要在数字控制延时线上往更低的频率范围重新开始锁定的步骤，这会增加锁定时间。 

发明内容

本发明提供一种逐位逼近锁相环电路，该电路在延时调整输入时钟信号时，延时调整的频率范围宽且节省延时锁定时间。 

本发明还提供一种调整输入时钟信号的方法，该方法在延时调整输入时钟信号时，延时调整的频率范围宽且节省延时锁定时间。 

根据上述目的，本发明的技术方案是这样实现的： 

一种逐位逼近锁相环DLL电路，包括鉴相器，数字控制延时线及逐位逼近式SAR控制模块， 

还包括时序控制模块，用于控制SAR控制模块，对数字控制延时线的延时信号的延时时间从最低位开始调整，直到确定延时调整的延时时间范围，接收鉴相器发送的比较信号，当比较信号表示的输入时钟信号和输出时钟信号之间的相位关系发生翻转后，确定延时调整的延时时间范围； 

所述鉴相器在确定延时调整的延时时间范围内，控制SAR控制模块，对数字控制延时线进行延时信号的延时调整，直到检测到输入时钟信号的相位和输出时钟信号的相位相同，将根据检测输入时钟信号和输出时钟信号的相位差，得到比较信号输出给时序控制模块。 

所述时序控制模块，还用于在对数字控制延时线的延时信号的延时时间从最低位开始调整时，每次增加延时信号的延时时间为当前延时信号的延时时间的2倍。 

一种重复锁定逐位逼近锁相环DLL电路，包括鉴相器、数字控制延时线、逐位逼近式SAR控制模块及延迟线控制信号选择模块，还包括时序控制模块和延迟线控制信号选择模块，其中， 

时序控制模块，用于在重复锁定DLL电路过程中，控制延时线控制信号选择模块，对数字控制延时线的延时信号的延时时间从最低位开始调整，直到确定延时调整的延时时间范围，接收鉴相器发送的比较信号，当比较信号表示的输入时钟信号和输出时钟信号之间的相位关系发生翻转后，确定延 时调整的延时时间范围； 

延迟线控制信号选择模块，用于在确定延时调整的延时时间范围内，从SAR控制模块接收有效的重新锁定信号时，根据从鉴相器接收到的比较信号生成的延迟调整信号输出给数字控制延时线进行延时调整； 

鉴相器，还用于将根据检测输入时钟信号和输出时钟信号的相位差，得到比较信号输出给时序控制模块。 

所述时序控制模块，还用于对数字控制延时线的延时信号的延时时间从最低位开始调整，每次增加延时信号的延时时间为当前延时信号的延时时间的2倍。 

一种调整输入时钟信号的方法，在逐位逼近DLL电路中或重复锁定逐位逼近DLL电路设置时序控制模块，该方法还包括： 

时序控制模块控制对数字控制延时线的延时信号的延时时间从最低位开始调整，直到确定延时调整的延时时间范围； 

在确定延时调整的延时时间范围内，对数字控制延时线进行延时信号的延时调整，直到检测到输入时钟信号的相位和输出时钟信号的相位相同； 

所述确定延时调整的延时时间范围是在检测到输入时钟信号和输出时钟信号的相位关系发生翻转后确定的。 

所述对数字控制延时线的延时信号的延时时间从最低位开始调整，直到确定延时调整的延时时间范围过程中，每次增加延时信号的延时时间为当前延时信号的延时时间的2倍。 

从上述方案可以看出，本发明提供的电路及方法，在现有技术的逐逼近DLL电路中增加了时序控制模块，该时序控制模块和SAR控制模块相连接，用于在对输入时钟信号进行延时锁定的过程中，控制SAR控制模块首先对数字控制延时线的延时信号时间范围进行确定后，再由鉴相器控制SAR控制模块进行数字控制延时线的延时信号的延时锁定。其中，时序控制模块控制SAR控制模块对数字控制延时线的延时信号时间范围进行确定过程中，从数字控制延时线的延时信号的时间最低位开始，每次增加延时信号的延时 时间为当前延时时间的2倍，直到对数字控制延时线的延时信号的时间范围进行确定为止。由于本发明不像现有技术那样直接从数字控制延时线的中间某位开始进行按位延时，所以可以提高延时调整的频率范围且节省延时锁定时间。 

附图说明

图1为现有技术逐位逼近DLL电路的结构示意图； 

图2为现有技术采用逐位逼近DLL电路进行延时锁定过程中，造成失锁的情况的时序图； 

图3为现有技术采用逐位逼近DLL电路进行延时锁定过程中，造成多周期锁定情况的时序图； 

图4为本发明提供的逐位逼近DLL电路结构示意图； 

图5为本发明提供的调整时钟信号的方法流程图； 

图6为本发明提供的重新锁定逐位逼近DLL电路结构示意图； 

图7为本发明在图6所示电路结构基础上提供的延时调整的频率范围宽的逐位逼近DLL电路结构示意图； 

图8a和图8b为本发明提供的调整时钟信号的实施例时序图； 

图9为基于图7所示的结构进行输入时钟信号延时调整的时序图。 

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚明白，以下举具体实施例并参照附图，对本发明进行进一步详细的说明。 

通过对背景技术的描述，可以得知，造成对输入时钟信号的延时调整的频率范围窄及锁定时间长的原因是现有技术预估了数字延时控制线的延时时间范围，一般为数字控制延时线的延时时间范围一半，然后再在该预估的延时时间范围内对输入时钟信号进行延时调整。由于预估的数字延时控制线的延时时间范围并不代表实际数字延时控制线的延时时间范围，所以就产生 了对输入时钟信号的延时频率范围只能为最高延时调整频率小于3倍的最低延时调整频率，以及在无法延时锁定情况下需要重新预估更低的频率范围并重新开始锁定的过程，增加延时锁定时间。 

为了克服上述缺陷，本发明提供的电路及方法采用两步法：第一步，确定对输入时钟信号进行延时调整的延时时间范围；第二步，在确定的延时时间范围内对输入时钟信号按照现有技术进行延时调整后，锁定。其中，在第一步确定对输入时钟信号进行延时调整的延时时间范围的过程中，从数字控制延时线可以延时时间的最低位开始，每次增加延时当前延时时间的2倍，直到确定对输入时钟信号进行延时调整的延时时间范围为止。这样，本发明就不是预估数字控制延时线的延时时间范围，而是确定了实际的数字延时控制线的延时时间范围，提高了输入时钟信号的延时调整的范围。 

以下对本发明提供的电路及方法进行详细说明。 

图4为本发明提供的逐位逼近DLL电路结构示意图，如图所示，和现有技术图1相比，增加了时序控制模块，该时序控制模块和SAR控制模块相连接，用于控制SAR控制模块，对数字控制延时线的延时信号的延时时间从最低位开始调整，每次增加延时信号的延时时间为当前延时信号的延时时间的2倍，直到确定延时调整的延时时间范围； 

鉴相器，用于控制SAR控制模块，在确定延时调整的延时时间范围内对数字控制延时线进行延时信号的延时调整，直到检测到输入时钟信号和输出时钟信号的相位差为0。 

在本发明中，鉴相器还用于将根据检测输入时钟信号和输出时钟信号的相位差，得到的comp信号输出给时序控制模块，当时序控制模块接收到comp信号由1变为0，或由0变为1，即表示输入时钟信号和输出时钟信号的相位关系发生翻转后，确定延时调整的延时时间范围。 

具体地，时序控制模块和SAR控制模块之间的交互通过Ncomp信号，当在确定延时调整的延时时间范围过程中，Ncomp信号置1，增加数字控制延时线的延时时间，其余时间置0；时序控制模块和鉴相器之间的交互通过 comp信号。 

在本发明中，时序控制模块还可以接收鉴相器的LD信号，用于得知逐位逼近DLL电路已经锁定；时序控制模块还可以接收分频器发送的start信号，用于确定对输入时钟信号进行延时锁定的开始。 

在本发明中，时序控制模块的功能可以采用门电路和触发器相结合实现。 

图5为本发明提供的调整时钟信号的方法流程图，在逐位逼近DLL电路中设置时序控制模块，在对输入时钟信号进行延时锁定过程中，其步骤包括： 

步骤501、时序控制模块控制SAR控制模块，对数字控制延时线的延时信号的延时时间从最低位开始调整，每次增加延时信号的延时时间为当前延时信号的延时时间的2倍，直到确定延时调整的延时时间范围； 

在本步骤中，确定延时调整的延时时间范围的过程为：当接收到鉴相器发送的表示输入时钟信号和输出时钟信号的相位关系发生转换的comp信号时，就确定当前延时调整的延时频率范围为所确定的延时调整的延时时间范围； 

步骤502、鉴相器控制SAR控制模块在确定延时调整的延时时间范围内对数字控制延时线进行延时信号的延时调整，直到检测到输入时钟信号和输出时钟信号的相位差为0。 

现有技术中的图1所示的结构只能完成对输入时钟信号的一次延时锁定，因此，目前还出现了重复锁定的逐位逼近DLL电路，如图6所示，除了包括数字控制延时线以及鉴相器之外，还包括SAR控制模块和延迟线控制信号选择模块，其中， 

鉴相器，用于检测输入时钟信号和输出时钟信号的相位差，输出comp号，判断所述电路是否锁定后输出锁定检测信号； 

SAR控制模块，用于根据接收的comp信号、锁定检测信号和产生的完成信号确定是否要对所述电路进行重新锁定，如果是，生成有效的重新锁定 信号输出；如果否，生成无效的重新锁定信号输出，根据comp信号调整控制选择信号后，输出； 

延迟线控制信号选择模块，用于接收有效的重新锁定信号时，根据从鉴相器接收到的comp信号生成延迟调整信号输出；接收无效的重新锁定信号时，将从SAR控制模块接收到的控制选择信号作为延迟调整信号输出； 

数字控制延时线，用于根据接收到延迟调整信号进行输入时钟信号的逐位延迟调整。 

在图6中，由于分频器和图1中的作用相同，所以省去了分频器。 

可以看出，图6在SAR控制模块和数字控制延时线之间设置了延迟线控制信号选择模块，该模块具有控制信号选择能力，在逐位逼近延迟锁相环电路锁定后，出现输入时钟信号和输出时钟信号存在相位偏差的情况时，根据鉴相器发送的comp信号产生延迟调整信号对输入时钟信号进行延时调整，直到鉴相器检测到输入时钟信号和输出时钟信号的相位关系发生改变后为止。同时，SAR控制模块也重新设置，使其可以根据有效的重新锁定信号调整控制选择信号，确定与上次相位锁定延迟的偏差位，直到重新锁定信号无效为止。最后，当输入时钟信号和输出时钟信号的相位关系发生改变后，再由延迟线控制信号选择模块选择将SAR控制模块输出的调整后的控制选择信号输出给参考延迟线，进行图1的逐位逼近延迟锁相环电路的锁定过程，完成对时钟信号的再次延迟调整。这样，在出现输入时钟信号和输出时钟信号存在相位偏差时，无论逐位逼近延迟锁相环电路当前是否已经完成过一次锁定，都可以对输入时钟信号进行延迟调整，另外，由于在进行对输入时钟信号延迟调整过程中，SAR控制模块也会调整当前的控制选择信号，确定与上次相位锁定延迟的偏差位，然后可以再以该调整后的控制选择信号为开始，进行现有逐位逼近延迟锁相环电路的锁定过程，因此，可以以最少时间进行重复锁定。 

同样地，本发明也可以在图6所示的结构基础上增加时序控制模块，如图7所示，时序控制模块和延时线控制信号选择模块进行交互，用于在重复 锁定过程中，控制延时线控制信号选择模块，对数字控制延时线的延时信号的延时时间从最低位开始调整，每次增加延时信号的延时时间为当前延时信号的延时时间的2倍，直到确定延时调整的延时时间范围； 

延迟线控制信号选择模块，用于在确定延时调整的延时时间范围内，接收有效的重新锁定信号时，根据从鉴相器接收到的比较信号生成延迟调整信号输出给数字控制延时线进行延时调整。 

在具体实现上，时序控制模块和延时线控制信号选择模块之间的交互通过Ncomp信号和Nres信号，其中，Ncomp信号为1时，进行确定延时调整的延时时间范围的过程，增加数字控制延时线的延时时间，Ncomp信号为0时，进行在确定延时调整的延时频率范围内，接收有效的重新锁定信号时，根据从鉴相器接收到的比较信号生成延迟调整信号输出给数字控制延时线进行延时调整的过程；Nres信号在调整当前的控制选择信号时为0，其余的时间为1。 

和图4相同，图7所示结构中的时序控制模块和鉴相器之间的交互通过comp信号。在本发明中，时序控制模块还可以接收鉴相器的LD信号，用于确定逐位逼近DLL电路是否锁定；时序控制模块还可以接收分频器发送的start信号，用于确定对输入时钟信号进行延时延迟锁定的开始。 

图8a和图8b为本发明提供的调整时钟信号的实施例时序图，图中的虚线表示输出时钟信号的相位，实线表示输入时钟信号的相位，k表示每次调整的步骤，其中Tint为起始时输出时钟信号落后于输入时钟信号的相位差，Td为数字控制延时线可以延时的时间范围，在图8a中，当鉴相器检测到输出时钟信号和输入时钟信号之间的相位发生翻转后，就可以确定延时调整的延时频率范围，也就是说，Tint的范围可以为：大于等于输入时钟信号的时间范围/2，小于输入时钟信号的时间范围；在图8b中，在进行重新锁定过程中，输出时钟信号的上升沿由a直接到b，即当鉴相器检测到输出时钟信号和输入时钟信号之间的相位发生翻转后，确定延时调整的延时频率范围，也就是说，Tint的范围也可以为：小于输入时钟信号的时间范围/2。通过图 8a和图8b可以得出，对输入时钟信号的时间延时范围不再像公式(1)那样，必须保证最高延时调整频率小于3倍的最低延时调整频率，而是可以根据需要设置数字时钟延时线的延时时间范围，也就是说，在延时调整输入时钟信号时，延时调整的频率范围变宽。 

图9为基于图7所示的结构进行输入时钟信号延时调整的时序图，假设要该逐位逼近DLL电路要锁定到00000110100，则开始时控制数字控制延时线的延时信号为0，每次提高当前延时信号的2倍，直到00000111111为止，鉴相器检测到输入时钟信号和输出时钟信号的相位关系发生改变，控制选择信号为63，SAR过程从t3开始到t4结束。 

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所做的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。 

Claims (6)

1.一种逐位逼近锁相环DLL电路，包括鉴相器，数字控制延时线及逐位逼近式SAR控制模块，其特征在于，

还包括时序控制模块，用于控制SAR控制模块，对数字控制延时线的延时信号的延时时间从最低位开始调整，直到确定延时调整的延时时间范围，接收鉴相器发送的比较信号，当比较信号表示的输入时钟信号和输出时钟信号之间的相位关系发生翻转后，确定延时调整的延时时间范围；

所述鉴相器在确定延时调整的延时时间范围内，控制SAR控制模块，对数字控制延时线进行延时信号的延时调整，直到检测到输入时钟信号的相位和输出时钟信号的相位相同，将根据检测输入时钟信号和输出时钟信号的相位差，得到比较信号输出给时序控制模块。

2.如权利要求1所述的电路，其特征在于，所述时序控制模块，还用于在对数字控制延时线的延时信号的延时时间从最低位开始调整时，每次增加延时信号的延时时间为当前延时信号的延时时间的2倍。

3.一种重复锁定逐位逼近锁相环DLL电路，包括鉴相器、数字控制延时线、逐位逼近式SAR控制模块及延迟线控制信号选择模块，其特征在于，还包括时序控制模块和延迟线控制信号选择模块，其中，

时序控制模块，用于在重复锁定DLL电路过程中，控制延时线控制信号选择模块，对数字控制延时线的延时信号的延时时间从最低位开始调整，直到确定延时调整的延时时间范围，接收鉴相器发送的比较信号，当比较信号表示的输入时钟信号和输出时钟信号之间的相位关系发生翻转后，确定延时调整的延时时间范围；

延迟线控制信号选择模块，用于在确定延时调整的延时时间范围内，从SAR控制模块接收有效的重新锁定信号时，根据从鉴相器接收到的比较信号生成的延迟调整信号输出给数字控制延时线进行延时调整；

鉴相器，还用于将根据检测输入时钟信号和输出时钟信号的相位差，得到比较信号输出给时序控制模块。

4.如权利要求3所述的电路，其特征在于，所述时序控制模块，还用于对数字控制延时线的延时信号的延时时间从最低位开始调整，每次增加延时信号的延时时间为当前延时信号的延时时间的2倍。

5.一种调整输入时钟信号的方法，其特征在于，在逐位逼近DLL电路中或重复锁定逐位逼近DLL电路设置时序控制模块，该方法还包括：

时序控制模块控制对数字控制延时线的延时信号的延时时间从最低位开始调整，直到确定延时调整的延时时间范围；

在确定延时调整的延时时间范围内，对数字控制延时线进行延时信号的延时调整，直到检测到输入时钟信号的相位和输出时钟信号的相位相同；

所述确定延时调整的延时时间范围是在检测到输入时钟信号和输出时钟信号的相位关系发生翻转后确定的。

6.如权利要求5所述的方法，其特征在于，所述对数字控制延时线的延时信号的延时时间从最低位开始调整，直到确定延时调整的延时时间范围过程中，每次增加延时信号的延时时间为当前延时信号的延时时间的2倍。

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