CN101752338A - 球栅阵列封装结构及其封装工艺 - Google Patents

球栅阵列封装结构及其封装工艺 Download PDF

Info

Publication number
CN101752338A
CN101752338A CN200810177293A CN200810177293A CN101752338A CN 101752338 A CN101752338 A CN 101752338A CN 200810177293 A CN200810177293 A CN 200810177293A CN 200810177293 A CN200810177293 A CN 200810177293A CN 101752338 A CN101752338 A CN 101752338A
Authority
CN
China
Prior art keywords
chip
grid array
ball grid
package structure
array package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN200810177293A
Other languages
English (en)
Inventor
陈松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Semiconductor China R&D Co Ltd
Samsung Electronics Co Ltd
Original Assignee
Samsung Semiconductor China R&D Co Ltd
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Semiconductor China R&D Co Ltd, Samsung Electronics Co Ltd filed Critical Samsung Semiconductor China R&D Co Ltd
Priority to CN200810177293A priority Critical patent/CN101752338A/zh
Publication of CN101752338A publication Critical patent/CN101752338A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明公开一种球栅阵列封装结构及其封装工艺,包括:至少一个芯片;用于装载所述芯片的基板,其在所述芯片的安装位置上预置用于嵌入安装所述芯片的安装孔;金属箔,其具备预定的厚度而设置于所述安装孔,以用于封闭所述安装孔的底部,并支撑嵌入到所述安装孔的所述芯片。由于本发明提供的球栅阵列封装结构及其封装工艺将芯片嵌入安装于基板内部,由此可以相应地降低封装的整体高度,从而可以实现半导体封装结构的轻薄化。

Description

球栅阵列封装结构及其封装工艺
技术领域
本发明涉及一种球栅阵列封装结构及其封装工艺,尤其涉及通过将芯片嵌入到基板内部而实现降低整个封装厚度的球栅阵列封装结构及其封装工艺。
背景技术
封装(package)是指把芯片上的电路的输入输出端口,用金属线接引到外部接头处,以便与其它器件连接。封装形式是指安装半导体集成电路芯片用的外壳。它不仅起着安装、固定、密封、保护芯片及增强电热性能等方面的作用,而且还通过芯片上的接点用金属线连接到封装外壳的引脚上,这些引脚又通过印刷电路板上的导线与其他器件相连接,从而实现内部芯片与外部电路的连接。因为芯片必须与外界隔离,以防止空气中的杂质对芯片电路的腐蚀而造成电气性能下降。另一方面,封装后的芯片也更便于安装和运输。由于封装技术的好坏还直接影响到芯片自身性能的发挥和与之连接的PCB(印制电路板)的设计和制造,因此非常重要。
球栅阵列(BGA)封装技术是一种表面贴装型封装,它通过在基底的背面按阵列方式制作出球形凸点(ball bump)来代替传统的引线,使得半导体装置的集成度更高、性能更好。BGA封装技术会显著地增加器件的I/O引脚数、减小焊盘间距,进而缩小封装件的尺寸、节省封装的占位空间,从而使PC芯片组、微处理器等高密度、高性能、多引脚封装器件的微型化成为可能。
同时,随着电子产品尤其是便携式消费产品(例如移动电话、个人数字助理等)向着轻薄的方向发展,对电子器件的封装越来越注重于小型化。
图1为现有的BGA封装结构的示意图。由图可知,芯片10通过芯片粘接胶12贴装于基板13的上表面。所述芯片10的输入/输出端子通过金属线11与基板13的引脚连接,由此形成电气导通。所述芯片10、金属线11以及所述基板13的上表面由密封材料15密封。在所述基板13的下部设有焊球14,以用于与外部电路板连接。
但是,如上所述的现有技术的封装结构中,由于芯片贴装于基板的上表面,因此完成封装后的整体厚度较大,因而难以满足封装变薄的要求。
发明内容
本发明是为了解决上述问题而提出的,本发明的目的在于提供一种球栅阵列封装结构及其封装工艺,其通过将芯片嵌入安装于基板内部而降低整个封装厚度。
根据本发明的一方面,本发明提供的球栅阵列封装结构包括:至少一个芯片;用于装载所述芯片的基板,其在所述芯片的安装位置上预置用于嵌入安装所述芯片的安装孔;金属箔,其具备预定的厚度而设置于所述安装孔,以用于封闭所述安装孔的底部,并支撑嵌入到所述安装孔的所述芯片;所述安装孔的孔壁上镀有金属层。
所述安装孔的形状和大小与所述芯片的形状和大小相对应。
所述金属箔采用金、银、铜、铝或采用以铜为主要成分的合金制作。
所述金属箔通过粘贴材料固定于所述安装孔。
所述粘贴材料为粘接胶或薄膜。
根据本发明的另一方面,本发明提供的球栅阵列封装结构的封装工艺包括以下步骤:利用所述粘贴材料将所述金属箔固定于所述基板的所述安装孔;将所述芯片安装固定于所述安装孔内的金属箔上面。
所述安装孔在所述基板的制作过程中同时形成。
在所述封装工艺还包括引线键合工艺、密封工艺、凸点工艺。
根据本发明的又一方面,本发明提供的球栅阵列封装结构包括:至少一个芯片;用于装载所述芯片的基板,其在所述芯片的安装位置上预置用于嵌入安装所述芯片的具有预定深度的安装槽,而且,所述安装槽内的底部和内壁镀有金属层。
所述安装槽的形状和大小与所述芯片的形状和大小相对应。
所述金属层包括金层、银层、铜层、铝层或者以铜为主要成分的合金层。
由于本发明提供的球栅阵列封装结构及其封装工艺将芯片嵌入安装于基板内部,由此可以相应地降低封装的整体高度,从而可以实现半导体封装结构的轻薄化。
附图说明
通过下面结合示例性地示出一例的附图进行的描述,本发明的上述和其他目的和特点将会变得更加清楚,其中:
图1为现有技术的球栅阵列封装结构的示意图;
图2是根据本发明的球栅阵列封装结构的第一实施例的示意图;
图3为图2中的球栅阵列封装结构的封装工艺的示意图;
图4为根据本发明的球栅阵列封装结构的第二实施例的示意图。
主要符号说明:20、40为芯片,23、43为基板,26为金属箔,27、30为安装孔,46为安装槽。
具体实施方式
以下,参照附图来详细说明根据本发明的实施例的球栅阵列封装结构及其封装工艺。应该注意的是,这些附图不是按比例绘制的,不会精确地反映任何给定实施例的精确结构或性能特性,而只是示意性的。在附图中,为了清晰起见,夸大了层和区域的尺寸和相对尺寸。
图2是根据本发明的球栅阵列封装结构的第一实施例的示意图。由图可知,根据本发明的球栅阵列封装结构包括:芯片20;用于装载所述芯片20的基板23,其在所述芯片20的安装位置上预置用于嵌入安装所述芯片20的安装孔27;金属箔26,其具备预定的厚度设置于所述安装孔27,以用于封闭所述安装孔27的底部,并支撑嵌入到所述安装孔的所述芯片20。所述芯片20至少设置一个以上,本发明为了便于说明,以设置一个芯片为实施例。所述基板23可以采用单面板或者双面板以及多层板等,本发明中以双面板为例进行说明。优选地,所述安装孔27在基板的制作过程中同时形成,且其孔壁镀有金属层。所述金属层可以采用金、银、铜、铝或者以铜为主的合金形成。而且,所述安装孔27的形状及大小与所述芯片20的形状及大小相互对应,以便可以将所述芯片20嵌入安装于所述安装孔27的内部。所述金属箔26通过粘贴材料(未图示)设置于所述安装孔27内。在此,所述金属箔26可以采用金、银、铜、铝或以铜为主要成分的合金制作。而且为了增加稳定性,所述金属箔26可以采用可以使其稳固地安装于所述安装孔27的任何形状。所述粘贴材料(未图示)可以采用粘接胶或者薄膜。在此,当所述粘贴材料(未图示)为粘接胶时,优选使用具备导热性能的粘接胶,以有利于芯片的散热。本实施例中,所述球栅阵列封装结构还包括:金属线21,其用于连接芯片20的输入/输出端口和基板23上的引脚(未图示);密封材料25,其用于塑封所述芯片20、金属线21以及所述基板23的上表面,以提供保护;芯片粘接胶22,其用于将芯片20粘贴于所述金属箔26上面;焊球24,其设置于所述基板23的底部,以用于与外部电路连接。
图3为图2中的球栅阵列封装结构的封装工艺的示意图。其中,符号30表示安装孔;符号31表示基板的金属层;符号32表示介于两个金属层之间的介电材料。由图可知,根据本发明的球栅阵列封装结构的封装工艺的工艺流程如下。首先,如图3中的(a)所示,利用粘贴材料将金属箔固定于基板的安装孔。为了完全封闭安装孔的底部并稳固地固定于安装孔,所述金属箔形成与所述安装孔对应的形状,其底部封闭,上部开放。由此所述金属箔的***表面通过所述粘贴材料与所述安装孔的孔壁紧密地结合。而且,为了进一步增加所述金属箔的稳固性,所述金属箔上部弯曲,并贴着基板上表面延伸,由此通过粘贴材料与基板上表面紧密地结合。优选地,使用具备导热性的粘接胶作为粘贴材料。然后,如图3中的(b)所示,将所述芯片安装固定于所述安装孔内的金属箔上面。在此,所述芯片通过芯片粘接胶(D/Aadhesive)(未图示)固定于所述金属箔的上面。而且,根据本发明实施例的球栅阵列封装结构的封装工艺还包括引线键合、密封、凸点工艺等。如图2所示,当完成封装之后,由于芯片嵌入安装于基板内,因此整体的封装厚度相应地变小。
图4为根据本发明的球栅阵列封装结构的第二实施例的示意图。由图可知,根据本发明的球栅阵列封装结构包括:芯片40;用于装载所述芯片40的基板43,其在所述芯片40的安装位置上预置用于嵌入安装所述芯片的具有预定深度的安装槽46,而且,所述安装槽46内的底部和内壁镀有金属层。所述芯片40至少设置一个以上,本发明实施例中所述芯片为一个。所述基板41可以采用单面板或者双面板以及多层板等,本发明中以双面板为例进行说明。优选地,所述安装槽46在基板的制作过程中同时形成,且其槽内底部和内壁镀有金属层。而且,所述安装槽46的形状及大小与所述芯片40的形状及大小相互对应,以便可以将所述芯片40嵌入安装于所述安装槽46的内部。与本发明的第一实施例相同,本发明的球栅阵列封装结构的第二实施例还包括:金属线41,其用于连接芯片40的输入/输出端口和基板43上的引脚(未图示);密封材料45,其用于塑封所述芯片40、金属线41以及所述基板43的上表面,以提供保护;芯片粘接胶42,其用于将芯片40粘贴于所述安装槽46内的底面;焊球44,其设置于所述基板43的底部,以用于与外部电路连接。
与采用堆叠式结构进行封装的现有技术相比,虽然根据本发明的第二实施例的封装结构的封装工艺与现有技术相同,但是由于本发明将芯片嵌入安装于基板的安装槽内,因而整体封装厚度将相应地减小。
本发明不限于上述实施例,在不脱离本发明范围的情况下,可以进行各种变形和修改。

Claims (12)

1.一种球栅阵列封装结构,其特征在于包括:
至少一个芯片;
用于装载所述芯片的基板,其在所述芯片的安装位置上预置用于嵌入安装所述芯片的安装孔;
金属箔,其具备预定的厚度而设置于所述安装孔,以用于封闭所述安装孔的底部,并支撑嵌入到所述安装孔的所述芯片。
2.根据权利要求1所述的球栅阵列封装结构,其特征在于所述安装孔的孔壁上镀有金属层。
3.根据权利要求1所述的球栅阵列封装结构,其特征在于所述安装孔的形状和大小与所述芯片的形状和大小相对应。
4.根据权利要求1所述的球栅阵列封装结构,其特征在于所述金属箔采用金、银、铜、铝或采用以铜为主要成分的合金制作。
5.根据权利要求1所述的球栅阵列封装结构,其特征在于所述金属箔通过粘贴材料固定于所述安装孔。
6.根据权利要求5所述的球栅阵列封装结构,其特征在于所述粘贴材料为粘接胶或薄膜。
7.根据权利要求1至6的球栅阵列封装结构的封装工艺,其特征在于所述封装工艺包括以下步骤:
a、利用所述粘贴材料将所述金属箔固定于所述基板的所述安装孔;
b、将所述芯片安装固定于所述安装孔内的金属箔上面。
8.根据权利要求7所述的球栅阵列封装结构的封装工艺,其特征在于所述安装孔在所述基板的制作过程中同时形成。
9.根据权利要求7所述的球栅阵列封装结构的封装工艺,其特征在于在所述封装工艺还包括引线键合工艺、密封工艺、凸点工艺。
10.一种球栅阵列封装结构,其特征在于包括:
至少一个芯片;
用于装载所述芯片的基板,其在所述芯片的安装位置上预置用于嵌入安装所述芯片的安装槽,
而且,所述安装槽内的底部和内壁镀有金属层。
11.根据权利要求7所述的球栅阵列封装结构,其特征在于所述安装槽的形状和大小与所述芯片的形状和大小相对应。
12.根据权利要求7所述的球栅阵列封装结构,其特征在于所述金属层包括金层、银层、铜层、铝层或者以铜为主要成分的合金层。
CN200810177293A 2008-12-11 2008-12-11 球栅阵列封装结构及其封装工艺 Pending CN101752338A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN200810177293A CN101752338A (zh) 2008-12-11 2008-12-11 球栅阵列封装结构及其封装工艺

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN200810177293A CN101752338A (zh) 2008-12-11 2008-12-11 球栅阵列封装结构及其封装工艺

Publications (1)

Publication Number Publication Date
CN101752338A true CN101752338A (zh) 2010-06-23

Family

ID=42479052

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200810177293A Pending CN101752338A (zh) 2008-12-11 2008-12-11 球栅阵列封装结构及其封装工艺

Country Status (1)

Country Link
CN (1) CN101752338A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102376655A (zh) * 2011-10-28 2012-03-14 三星半导体(中国)研究开发有限公司 具有金属层的芯片封装结构
CN105632943A (zh) * 2016-02-17 2016-06-01 上海伊诺尔信息技术有限公司 芯片的超薄嵌入式封装方法及封装体
CN106024738A (zh) * 2015-03-30 2016-10-12 意法半导体公司 具有倾斜侧壁的半导体器件及相关方法
CN109075137A (zh) * 2017-07-20 2018-12-21 深圳市汇顶科技股份有限公司 芯片封装结构、芯片模组及电子终端

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102376655A (zh) * 2011-10-28 2012-03-14 三星半导体(中国)研究开发有限公司 具有金属层的芯片封装结构
CN106024738A (zh) * 2015-03-30 2016-10-12 意法半导体公司 具有倾斜侧壁的半导体器件及相关方法
CN105632943A (zh) * 2016-02-17 2016-06-01 上海伊诺尔信息技术有限公司 芯片的超薄嵌入式封装方法及封装体
CN105632943B (zh) * 2016-02-17 2018-05-18 上海伊诺尔信息技术有限公司 芯片的超薄嵌入式封装方法
CN109075137A (zh) * 2017-07-20 2018-12-21 深圳市汇顶科技股份有限公司 芯片封装结构、芯片模组及电子终端
CN109075137B (zh) * 2017-07-20 2022-03-01 深圳市汇顶科技股份有限公司 芯片封装结构、芯片模组及电子终端

Similar Documents

Publication Publication Date Title
CN101341593B (zh) 多晶片集成电路封装及形成其的方法
CN1326234C (zh) 堆栈型半导体装置
US7635914B2 (en) Multi layer low cost cavity substrate fabrication for pop packages
CN100511676C (zh) 微电子封装方法和装置
US7723839B2 (en) Semiconductor device, stacked semiconductor device, and manufacturing method for semiconductor device
CN102498562A (zh) 柔性电路模块
US20070187836A1 (en) Package on package design a combination of laminate and tape substrate, with back-to-back die combination
US20070053167A1 (en) Electronic circuit module and manufacturing method thereof
US20070187818A1 (en) Package on package design a combination of laminate and tape substrate
US20080047740A1 (en) Circuit Board Assembly Having Passive Component and Stack Structure Thereof
US20070259482A1 (en) Method and apparatus for stacking electrical components using via to provide interconnection
JP2002510148A (ja) 複数の基板層と少なくとも1つの半導体チップを有する半導体構成素子及び当該半導体構成素子を製造する方法
US7180166B2 (en) Stacked multi-chip package
US20090108431A1 (en) Inverted package-on-package (POP) assemblies and packaging methods for integrated circuits
CN106470527B (zh) 用于形成增强型指纹辨识模块的印刷电路板结构
CN109216294A (zh) 半导体封装
US20060102995A1 (en) Apparatus for stacking electrical components using insulated and interconnecting via
CN101752338A (zh) 球栅阵列封装结构及其封装工艺
CN101202259B (zh) 芯片堆栈封装结构、内埋式芯片封装结构及其制造方法
CN104981102A (zh) 一种多芯片嵌入式的柔性电路板及其制造方法
CN101118901B (zh) 堆叠式芯片封装结构及其制程
WO2022110746A1 (zh) 一种封装模组及电子设备
CN112312678A (zh) 无封装芯片直埋印制电路板的结构和方法、芯片封装结构
US20180082941A1 (en) Substrate structure and manufacturing method thereof
CN103379736A (zh) ***级封装组件、印刷电路板组件及其制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20100623