CN101685319A - 一种实时时钟电路 - Google Patents
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Abstract
本发明涉及一种实时时钟电路，包括时钟芯片、第一二极管、第二二极管和第一法拉电容，所述时钟芯片设有主电源引脚VDD、电池引脚VBAT、接地引脚VSS、串行时钟输入引脚SCL、串行数据输入/输出引脚SDA、方波/输出驱动器引脚SQW/OUT和晶体引脚X1、X2；所述第一二极管与第二二极管串联，所述第一二极管的正极与外部主用电源VCC连接，所述第二二极管的负极与时钟芯片的主电源引脚VDD连接；所述第一法拉电容的正极连接第一二极管的负极，其负极与地连接。本发明实时时钟电路精确度高，可靠性强，可用于复费率电度表、IC卡水表、IC卡煤气表、移动电话、便携仪器、传真机、电池电源产品和电视机。
Description
技术领域
本发明涉及一种时钟电路，特别涉及一种实时时钟电路。
背景技术
实时时钟电路RTC通常包括主电源、备用电池和时钟芯片，时钟芯片一般都具有电源供电输入端和电池供电输入端，时钟芯片在***断电时由电池供电。时钟芯片有两种状态：被访问状态和非访问状态。一般而言，由电源供电时，时钟芯片允许处理器对其进行正常访问；由电池供电时，为使电池电流降至最小，以及避免数据被破坏，***会禁止时钟芯片与外部处理器之间的通信。
发明内容
本发明的目的在于提供一种实时时钟电路，精确度高，可靠性强。
为了达到上述目的，本发明提供的技术方案是，一种实时时钟电路，包括时钟芯片、第一二极管、第二二极管和第一法拉电容，所述时钟芯片设有主电源引脚VDD、电池引脚VBAT和接地引脚VSS；
所述第一二极管与第二二极管串联，所述第一二极管的正极与外部主用电源VCC连接，所述第二二极管的负极与时钟芯片的主电源引脚VDD连接；所述电池引脚VBAT与主电源引脚VDD连接；
所述第一法拉电容的正极连接第一二极管的负极，其负极与地连接，所述接地引脚VSS与地连接。
上述实时时钟电路，其中，还包括有第二法拉电容、第一电容和第二电容；
所述时钟芯片还设有串行时钟输入引脚SCL、串行数据输入/输出引脚SDA、方波/输出驱动器引脚SQW/OUT和晶体引脚X1、X2；
所述串行时钟输入引脚SCL和串行数据输入/输出引脚SDA分别串联一电阻与外部主用电源VCC连接；
所述晶体引脚X1依次串联第二法拉电容、第一电容后与地连接；在所述第二法拉电容的正极与地之间连接一第二电容；
所述晶体引脚X2与第二法拉电容的负极连接。
上述实时时钟电路，其中，通过所述主电源引脚VDD和接地引脚VSS输入5v直流电源VCC。
上述实时时钟电路，其中，所述电池引脚VBAT接入一个3v电池。
上述实时时钟电路，其中，所述晶体引脚X1、X2分别为标准32.768KHz石英晶体的连接端。
上述实时时钟电路，其中，所述第一法拉电容的电容为0.33法拉。
上述实时时钟电路，其中，所述时钟芯片包括振荡器和分频器模块、方波输出模块、电源控制模块、串行总线接口模块、控制逻辑模块、地址寄存器、时钟寄存器和用户寄存器；
所述振荡器和分频器模块分别与方波输出模块和时钟寄存器连接，由振荡器和分频器模块引出晶体引脚X1和晶体引脚X2；
所述方波输出模块与控制逻辑模块连接，由方波输出模块引出方波/输出驱动器引脚SQW/OUT；
所述电源控制模块分别与各模块及各存储器连接，为各模块、各存储器提供电压，由电源控制模块引出主电源引脚VDD、电池引脚VBAT和接地引脚VSS；
所述串行总线接口模块分别与控制逻辑模块和地址寄存器连接，由串行总线接口模块引出串行时钟输入引脚SCL和串行数据输入/输出引脚SDA；
所述地址寄存器还与用户寄存器连接。
上述实时时钟电路，其中，所述用户寄存器为带备用电池的56字节非易失性寄存器。
本发明由于采用上述技术方案，使之与现有技术相比，具有以下优点和积极效果：
1、本发明实时时钟电路由于其晶体引脚X1和晶体引脚X2采用标准32.768KHz石英晶体，且晶体引脚X1和晶体引脚X2的微调负载电容同振荡电路负载电容之间能很好地匹配，因此本发明实时时钟电路的时钟精度高。
2、本发明实时时钟电路由于在其主电源引脚VDD与接地引脚VSS间接入一法拉电容，能在整机断电时继续供电，因此提高了实时时钟电路的可靠性。
3、本发明实时时钟电路由于其时钟芯片的用户寄存器为带备用电池的56字节非易失性寄存器，因此提高了实时时钟电路的可靠性。
附图说明
图1是本发明实时时钟电路的结构示意图。
图2是本发明实时时钟电路的时钟芯片的结构示意图。
具体实施方式
以下结合附图具体说明本发明的较优实施方式。
参见图1，一种实时时钟电路，包括时钟芯片1，第一二极管21、第二二极管22和第一法拉电容31。
所述时钟芯片1设有8个引脚，分别为主电源输入引脚VDD、电池输入引脚VBAT、接地引脚VSS、串行时钟输入引脚SCL、串行数据输入/输出引脚SDA、方波/输出驱动器引脚SQW/OUT、晶体引脚X1和晶体引脚X2。
所述第一二极管21与第二二极管22串联，所述第一二极管21的正极与外部主用电源VCC连接，所述第二二极管22的负极与时钟芯片1的主电源输入引脚VDD连接；所述电池输入引脚VBAT与主电源输入引脚VDD连接。
所述第一法拉电容31的正极连接第一二极管21的负极，其负极与地连接，所述接地引脚VSS与第一法拉电容31的负极(即地)连接。
所述串行时钟输入引脚SCL和串行数据输入/输出引脚SDA分别串联一电阻与外部主用电源VCC连接。
所述晶体引脚X1依次串联第二法拉电容32、第一电容41后与地连接；在所述第二法拉电容32的正极与地之间连接一第二电容42。
所述晶体引脚X2与第二法拉电容32的负极连接。
所述晶体引脚X1、X2分别为标准32.768KHz石英晶体的连接端，内部振荡电路所指定的晶体负载电容(CL)为12.5pF。
参见图2，时钟芯片1的内部结构。
所述时钟芯片1包括振荡器和分频器模块11、方波输出模块12、电源控制模块13、串行总线接口模块14、控制逻辑模块15、地址寄存器16、时钟寄存器17和用户寄存器18。
所述振荡器和分频器模块11分别与方波输出模块12和时钟寄存器17连接，由振荡器和分频器模块11引出晶体引脚X1和晶体引脚X2。
所述方波输出模块12与控制逻辑模块15连接，由方波输出模块12引出方波/输出驱动器引脚SQW/OUT。
所述电源控制模块13分别与各模块及各存储器连接，为各模块、各存储器提供电压，由电源控制模块13引出主电源引脚VDD、电池引脚VBAT和接地引脚VSS。
所述串行总线接口模块14分别与控制逻辑模块15和地址寄存器16连接，由串行总线接口模块14引出串行时钟输入引脚SCL和串行数据输入/输出引脚SDA。
所述地址寄存器16还与用户寄存器18连接。
所述用户寄存器18为带备用电池的56字节非易失性寄存器。
通过所述主电源引脚VDD和接地引脚VSS输入5v直流电源VCC，所述电池引脚VBAT接入一个3v电池，如标准3v锂电池。额定写保护开关电压由内部电路设置为125×VBAT，在此电压下，不能访问时钟寄存器17和用户寄存器18，但计时功能不受低输入电压的影响；当VCC下降到低于VBAT时，时钟寄存器17和用户寄存器18切换到由VBAT端的外部电源供电；当VCC大于VBAT+0.2V时，本发明实时时钟电路将从由电池供电切换到由VCC供电；当VCC大于1.25×VBAT时，器件可识别输入数据。
本发明实时时钟电路支持I2C总线传递协议。发送数据到总线上的器件为传送器，接收数据的器件为接收器，控制信息的器件为主器件，受控制的器件为从器件，主器件控制总线，产生串行时钟，控制总线通道，并产生起动START和停止STOP条件。本发明实时时钟电路在I2C总线上是作为一个从器件工作的。
本发明实时时钟电路可以在两种模式下工作：
1、从接收器模式(写模式)：本发明实时时钟电路通过串行时钟输入引脚SCL和串行数据输入/输出引脚SDA接收串行数据和时钟。在接收到每一个字节后，就发送一个应答位，而起动START和停止STOP为串行传递的始末端。在接收到从地址和方向位后，硬件自动执行地址识别。在主器件产生起动START条件后，接收到的第一个字节是地址字节，此地址字节包含有7位的地址：1101000，跟随在指示位(R/～W)之后(此时为写操作，该位为0)。在收到并译出地址信息后，本发明实时时钟电路就在SDA线上输出应答位。在本发明实时时钟电路识别从地址+写入位后，主器件将发送一个寄存器地址到本发明实时时钟电路，以此在本发明实时时钟电路上设置寄存器指针，之后，主器件将开始发送数据字节(本发明实时时钟电路在接受完每个字节之后都将返回一个应答位)，所有数据字节传输完成后，主器件将产生一个停止STOP条件来中断数据的写入。
2、从发送器模式(读模式)：对第一个字节的接收和处理，同从接收器模式一样。然而在这种模式中，指示位将指示传输地址是无效的。当SCL上有串行时钟输入时，串行数据通过停止在SDA上传输，起动START条件和停止STOP条件用于识别串行传输的始末端。在由主器件产生的起动START条件后接收到的第一个字节为地址，包含一个7位的地址：1101000，跟随在指示位(R/～W)之后(此时为读操作，该位为1)。在接收并译出地址信息后，器件将在SDA线上输入一个应答。然后，本发明实时时钟电路将开始传送以寄存器指针所指定的寄存器地址为起始的数据。如果在读模式初始化前没有写入寄存器指针，则读出的第一个地址是存储在寄存器指针中的最后一个。当要终止读操作时，本发明实时时钟电路必须接收一个“不应答”。
本发明实时时钟电路有一个内置的电压判断电路，具有检测电源掉电功能，在电源掉电时，可自动切换到由电池供电。
所述第一法拉电容31作为备用电源供电，正常情况下由外部主用电源VCC供电同时对第一法拉电容31进行充电，而整机断电后由第一法拉电容31进行供电。所述第一法拉电容31的电容为0.33法拉。
本发明实时时钟电路精确度高，可靠性强，可用于复费率电度表、IC卡水表、IC卡煤气表、移动电话、便携仪器、传真机、电池电源产品和电视机。
Claims (8)
1、一种实时时钟电路，包括时钟芯片(1)，所述时钟芯片(1)设有主电源引脚VDD、电池引脚VBAT和接地引脚VSS，其特征在于，还包括第一二极管(21)、第二二极管(22)和第一法拉电容(31)；
所述第一二极管(21)与第二二极管(22)串联，所述第一二极管(21)的正极与外部主用电源VCC连接，所述第二二极管(22)的负极与时钟芯片(1)的主电源引脚VDD连接；所述电池引脚VBAT与主电源引脚VDD连接；
所述第一法拉电容(31)的正极连接第一二极管(21)的负极，其负极与地连接，所述接地引脚VSS与地连接。
2、如权利要求1所述的实时时钟电路，其特征在于，还包括有第二法拉电容(32)、第一电容(41)和第二电容(42)；
所述时钟芯片(1)还设有串行时钟输入引脚SCL、串行数据输入/输出引脚SDA、方波/输出驱动器引脚SQW/OUT和晶体引脚X1、X2；
所述串行时钟输入引脚SCL和串行数据输入/输出引脚SDA分别串联一电阻与外部主用电源VCC连接；
所述晶体引脚X1依次串联第二法拉电容(32)、第一电容(41)后与地连接；在所述第二法拉电容(32)的正极与地之间连接一第二电容(42)；
所述晶体引脚X2与第二法拉电容(32)的负极连接。
3、如权利要求1所述的实时时钟电路，其特征在于，通过所述主电源引脚VDD和接地引脚VSS输入5v直流电源VCC。
4、如权利要求1所述的实时时钟电路，其特征在于，所述电池引脚VBAT接入一个3v电池。
5、如权利要求2所述的实时时钟电路，其特征在于，所述晶体引脚X1、X2分别为标准32.768KHz石英晶体的连接端。
6、如权利要求1所述的实时时钟电路，其特征在于，所述第一法拉电容(31)的电容为0.33法拉。
7、如权利要求1所述的实时时钟电路，其特征在于，所述时钟芯片(1)包括振荡器和分频器模块(11)、方波输出模块(12)、电源控制模块(13)、串行总线接口模块(14)、控制逻辑模块(15)、地址寄存器(16)、时钟寄存器(17)和用户寄存器(18)；
所述振荡器和分频器模块(11)分别与方波输出模块(12)和时钟寄存器(17)连接，由振荡器和分频器模块(11)引出晶体引脚X1和晶体引脚X2；
所述方波输出模块(12)与控制逻辑模块(15)连接，由方波输出模块(12)引出方波/输出驱动器引脚SQW/OUT；
所述电源控制模块(13)分别与各模块及各存储器连接，为各模块、各存储器提供电压，由电源控制模块(13)引出主电源引脚VDD、电池引脚VBAT和接地引脚VSS；
所述串行总线接口模块(14)分别与控制逻辑模块(15)和地址寄存器(16)连接，由串行总线接口模块(14)引出串行时钟输入引脚SCL和串行数据输入/输出引脚SDA；
所述地址寄存器(16)还与用户寄存器(18)连接。
8、如权利要求7所述的实时时钟电路，其特征在于，所述用户寄存器(18)为带备用电池的56字节非易失性寄存器。
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| CN200810200329A CN101685319A (zh) | 2008-09-24 | 2008-09-24 | 一种实时时钟电路 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102508514A (zh) * | 2011-10-27 | 2012-06-20 | 无锡东集电子有限责任公司 | 一种实时时钟自锁的实现方法 |
| CN103226376A (zh) * | 2013-04-14 | 2013-07-31 | 嵊州市华丰电子有限公司 | 一种高精度实时时钟芯片 |
| CN110457248A (zh) * | 2019-08-07 | 2019-11-15 | 深圳市兴威帆电子技术有限公司 | 一种提高实时时钟芯片串行数据传输的可靠性的方法 |
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2008
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| CN103226376A (zh) * | 2013-04-14 | 2013-07-31 | 嵊州市华丰电子有限公司 | 一种高精度实时时钟芯片 |
| CN103226376B (zh) * | 2013-04-14 | 2015-12-09 | 嵊州市华丰电子有限公司 | 一种高精度实时时钟芯片 |
| CN110457248A (zh) * | 2019-08-07 | 2019-11-15 | 深圳市兴威帆电子技术有限公司 | 一种提高实时时钟芯片串行数据传输的可靠性的方法 |
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