CN104516684A - 数据处理装置、微型控制器、以及半导体装置 - Google Patents

数据处理装置、微型控制器、以及半导体装置 Download PDF

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Abstract

易于进行构成数据处理装置的设备的电源切断并且提高就绪时的电力削减效果。数据处理装置具有微型控制器(3)、包括非易失性的RAM阵列的存储器IC(1)、以及能够个别地控制针对所述微型控制器和所述存储器IC的电源供给的电源部(2)。所述存储器IC在用于控制针对所述RAM阵列的数据的写入以及读出的控制信号(CE、OE、WE、BE)是高电平的情况下，能够实施针对所述RAM阵列的数据的读出以及写入。另外，所述存储器IC在所述控制信号是低电平的情况下，针对所述RAM阵列的数据的读出以及写入被禁止。所述微型控制器在通过所述电源部而所述存储器IC迁移到就绪状态时，使所述控制信号成为低电平。

Description

数据处理装置、微型控制器、以及半导体装置
技术领域
本发明涉及数据处理装置、微型控制器、以及半导体装置，特别涉及适用于要求低功耗的数据处理装置有效的技术。
背景技术
为了实现期望的功能，通过将微型控制器(微型计算机)、存储器、传感器、电源IC等多个电子部件相互连接，构成便携终端、服务器等数据处理装置。近年来，数据处理装置的省电力化的要求提高。为了实现数据处理装置的省电力化，抑制构成数据处理装置的各个设备(例如半导体集成电路)的功耗不可欠缺。
作为半导体集成电路的省电力化的技术，近年来，被称为电源门控的手法得到了瞩目。电源门控是通过切断向半导体集成电路内的不动作的电路块的电源供给，抑制该电路块的泄露电流，削减半导体集成电路整体的功耗的手法。
近年来，研究了将该电源门控的考虑方法应用于数据处理装置，个别地控制针对在安装基板(板)上安装了的各设备的电源的供给和切断，实现数据处理装置整体的省电力化。例如，在专利文献1中，公开了在具备多个存储器芯片的存储器模块中进行针对各个存储器芯片的电源供给和切断的技术。具体而言，公开了使用用于指示电源供给以及电源切断的电源接通控制信号，使多个存储器芯片的电源供给以及电源切断的定时错开的手法。
但是，在作为数据处理装置中的微型计算机的外部存储器使用了SRAM、DRAM的情况下，由于这些外部存储器是易失性，所以有时无法进行电源切断。因此，近年来，为了进一步实现省电力化，研究了将即使进行电源切断也不会丢失数据的MRAM、FRAM(注册商标、以下相同)等非易失性RAM(NVRAM：Non Volatile RAM)用作外部存储器。通过代替SRAM、DRAM而使用NVRAM，能够容易地进行外部存储器的电源切断，能够期待***的进一步的省电力化。
【专利文献1】日本特开2007-164822号公报
发明内容
在当前市场上出售的NVRAM产品的大部分考虑从SRAM、DRAM产品的置换，具备与SRAM兼容的接口规格。即，在大部分的NVRAM中，如以往的SRAM、DRAM那样，控制针对存储器元件的数据的写入或者读出的写使能(RE)信号、输出使能(OE)信号等控制信号成为低电平有效。因此，在切断电源而使NVRAM成为就绪状态时，为了防止发生非法的存储器存取，期望对NVRAM的写使能端子、输出使能端子等施加高电平的信号。但是，在通过使例如设置于NVRAM的电源侧的电源开关(调节器电路的输出晶体管等)成为OFF而切断了NVRAM的电源的情况下，如果对NVRAM的控制端子施加了高电平的控制信号，则经由与该控制端子连接的ESD保护二极管对NVRAM的内部的电源线路供给电荷。其结果，存在即使进行电源切断而使NVRAM成为就绪状态，在数据处理装置中也得不到充分的电力削减效果这样的问题。
为了消除该问题，还考虑在低电平有效的NVRAM中，仅在电源切断时使控制信号成为低电平的手法。但是，单纯地，仅通过在电源切断时使控制信号成为低电平，有发生非法的存储器存取，存储器元件的数据被破坏的担心。因此，还考虑如上述专利文献1的存储器芯片那样，使用电源接通控制信号，对存储器IC侧通知电源切断的定时，以不发生针对存储器元件的存取的方式，实施了某种处理之后，使写使能信号等各种控制信号成为低电平的手法。但是，在该手法中，在存储器IC侧另外需要用于输入电源接通控制信号的外部端子，用于根据电源接通控制信号控制存储器存取的处理也变得复杂。
以下，说明用于解决这样的课题的手段等，但其他课题和新的特征根据本说明书的记述以及附图将更加明确。
如果简单说明在本申请中公开的实施方式中的代表性的部分的概要，则如下所述。
即，本数据处理装置具有微型控制器、和包括能够实现数据的写入或者读出的非易失性的RAM阵列且能够通过所述微型控制器存取的存储器IC。所述数据处理装置还具有能够个别地控制针对所述微型控制器和所述存储器IC的电源供给的电源部。所述存储器IC在用于控制针对所述非易失性的RAM阵列的数据的写入以及读出的控制信号是高电平的情况下，能够实施针对所述非易失性的RAM阵列的数据的读出以及写入。另外，所述存储器IC在所述控制信号是低电平的情况下，针对所述非易失性的RAM阵列的数据的读出以及写入被禁止。所述微型控制器在通过所述电源部切断所述存储器IC的电源时，使所述控制信号成为低电平。
如果简单说明通过在本申请中公开的实施方式中的代表性的部分得到的效果，则如下所述。
即，根据本数据处理装置，能够容易地进行构成数据处理装置的设备的电源切断，并且提高就绪时的电力削减效果。
附图说明
图1是例示实施方式1的数据处理装置的结构的图。
图2是例示MCU3的存储器接口电路32以及外部存储器1的内部结构的图。
图3是外部存储器1的数据读出时的时序图。
图4是外部存储器1的数据写入时的时序图。
图5是基于电源部2和MCU3的串行通信的时序图。
图6是MCU3和无线IC5的串行通信的时序图。
图7是例示实施方式2的MCU6的内部结构的图。
图8是例示存储器接口电路62的具体的内部结构的图。
【符号说明】
100：数据处理装置；VPW_EX：外部电源电压；1：外部存储器；2：电源部；20_1～20_2：调节器电路；21：电源控制部；22：通信控制部；VIN_1～VIN_n：电源电压；VON1～VONn：电源控制信号；3：MCU；30：运算处理部；31：A/D变换部；32：存储器接口电路；33、34、51：通信控制部；4：传感器部；5：无线IC；INT1、INT2：中断信号；11：内部调节器电路；10：存储器接口电路；12：存储器控制电路；13：RAM阵列；120：控制电路；121：地址解码器；122：写放大器；123：读放大器；BR1～BR7：缓冲器电路；EDP1～EDP6、EDN1～EDN6：ESD保护二极管；P1～P6：外部存储器1的外部端子；VDD：电源端子以及电源线路；GND：接地端子；CE、CEB：芯片使能信号；OE、OEB：输出使能信号；WE、WEB：写使能信号；BE、BEB：字节使能信号；ADR、adr：地址信号；DQ、dq：数据信号；BON：缓冲器使能信号；PM1～PM6：MCU3的外部端子；320：控制电路；BM1～BM9：缓冲器电路；6：MCU；62：存储器接口电路；BMX1～BMX5：缓冲器电路；SETRG：寄存器设定值；620：逻辑电路；621～624：EXOR电路；625：OR电路；626：寄存器。
具体实施方式
1.实施方式的概要
首先，概要地说明在本申请中公开的代表性的实施方式。在关于代表性的实施方式的概要说明中附加括号而参照的附图中的参照符号仅为附加了其的构成要素的概念。〔1〕(具备在高电平有效的存储器IC的就绪时使与存储器存取有关的控制信号成为低电平的微型控制器的数据处理装置)
本申请的代表性的实施方式的数据处理装置(100)具有微型控制器(3)、和包括能够实现数据的写入或者读出的非易失性的RAM阵列(13)且能够通过所述微型控制器存取的存储器IC(1)。所述数据处理装置还具有能够个别地控制针对所述微型控制器和所述存储器IC的电源供给的电源部(2)。所述存储器IC在用于控制针对所述非易失性的RAM阵列的数据的写入以及读出的控制信号(WE、OE、BE、CE)是高电平的情况下，能够实施针对所述非易失性的RAM阵列的数据的读出以及写入。另外，所述存储器IC在所述控制信号是低电平的情况下，针对所述非易失性的RAM阵列的数据的读出以及写入被禁止。所述微型控制器在通过所述电源部而所述存储器IC迁移到就绪状态时，使所述控制信号成为低电平。
由此，在切断电源供给而使存储器IC迁移到就绪状态时，用于控制数据的写入或者读出的控制信号成为低电平，所以能够防止从接受该控制信号的存储器IC的外部端子经由ESD保护用的二极管向存储器IC的内部电源线路供给电荷。由此，能够进一步降低切断了存储器IC的电源时的数据处理装置的消耗电流。另外，所述存储器IC并非低电平有效控制而是高电平有效控制，所以无需在刚要进行存储器IC的电源切断之前以不发生针对存储器元件的存取的方式进行复杂的控制，也无需对存储器IC侧通知表示进行电源切断的信号。
〔2〕(在存储器IC的就绪时使地址信号成为低电平)
在项1的数据处理装置中，所述微型控制器在通过所述电源部而所述存储器IC迁移到就绪状态时，使对所述存储器芯片供给的地址信号(ADR)成为低电平。
由此，能够防止从接受地址信号的存储器IC的外部端子经由ESD保护用的二极管对存储器IC的内部电源线路供给电荷，所以能够进一步降低切断了存储器IC的电源时的数据处理装置的消耗电流。
〔3〕(在存储器IC的就绪时使微型计算机的地址输出端子成为Hi-Z)
在项1的数据处理装置中，所述微型控制器包括地址输出端子(PM5)。所述微型控制器在进行针对所述非易失性的RAM阵列的数据的写入以及读出的情况下，经由所述地址输出端子向所述存储器IC供给地址信号(ADR)，在通过所述电源部而所述存储器芯片迁移到就绪状态的情况下，使所述地址输出端子成为高阻抗状态(Hi-z)。
由此，与项2同样地，能够进一步降低切断了存储器IC的电源时的数据处理装置的消耗电流。
〔4〕(在微型计算机的就绪时从电源部的通信接口向微型计算机供给低电平的信号)
在项1至3中的任意一个数据处理装置中，所述微型控制器和所述电源部分别具有用于使用通信控制信号(CLK、CE_S)和数据信号(DIN、DOUT)与外部进行通信的接口部(22、33、34)。各个所述接口部通过在规定的定时使所述通信控制信号成为高电平，能够实施所述数据信号的发送接收，通过使所述通信控制信号成为低电平，所述数据信号的发送接收被停止。所述电源部在使所述微型控制器迁移到就绪状态时，使对所述微型控制器的所述接口部供给的所述通信控制信号成为低电平，并且使对所述微型控制器的接口部供给的数据信号成为低电平。
由此，在例如微型控制器的电源被切断了的情况下，能够防止从微型控制器的通信用的接口(例如外部端子)经由ESD保护用的二极管对微型控制器供给电荷。由此，能够进一步降低微型控制器的电源被切断时的数据处理装置的消耗电流。
〔5〕(在设备的就绪时从微型计算机的通信接口向设备供给低电平的信号)
项4的数据处理装置还具有包括所述接口部，经由所述接口部能够与所述微型控制器进行通信的设备(5)。所述电源部能够实施针对所述设备的电源供给。所述微型控制器在所述设备迁移到就绪状态时，使对所述设备的所述接口部供给的所述通信控制信号成为低电平，并且使对所述设备的接口部供给的所述数据信号成为低电平。
由此，在例如设备的电源被切断的情况下，能够防止从构成设备的接口部的外部端子经由ESD保护用的二极管对设备供给电荷。由此，能够进一步降低设备的电源被切断时的数据处理装置的消耗电流。
〔6〕(存储器IC的控制信号的详细)
在项1至5中的任意一个数据处理装置中，所述控制信号包括指示针对所述非易失性的RAM阵列的数据的写入的可否的写使能信号(WE)、和指示针对所述非易失性的RAM阵列的数据的读出的可否的输出使能信号(OE)。所述控制信号还包括表示字节存取的可否的字节使能信号(BE)、和表示是否选择了所述存储器IC的芯片使能信号(CE)。
〔7〕(具有能够实施高电平有效控制的存储器I/F的微型计算机)
本申请的代表性的实施方式的微型控制器(3、6)具有用于输出多个控制信号(CE、WE、OE、BE)的多个控制端子(PM1～PM4)，所述多个控制信号(CE、WE、OE、BE)用于控制针对外部存储器(1)的数据的写入以及读出。所述微型控制器具有用于输入或者输出数据(DQ)的数据端子(PM6)、和用于输出指示所述外部存储器的地址的地址信号(ADR)的地址端子(PM5)。所述微型控制器还具有用于经由所述控制端子、所述数据端子、以及所述地址端子向所述外部存储器存取的存储器接口电路(32、62)。所述存储器接口电路在执行针对所述外部存储器的数据的读出以及写入的情况下，输出高电平的所述控制信号，在停止针对所述外部存储器的数据的读出以及写入的情况下，输出低电平的所述控制信号。所述存储器接口电路在所述外部存储器迁移到就绪状态时，输出低电平的所述控制信号。
由此，能够进行针对高电平有效的外部存储器的数据的写入以及读出。另外，在例如外部存储器的电源被切断了时，能够防止从接收控制信号的外部存储器的外部端子经由ESD保护二极管向外部存储器供给电荷。
〔8〕(在存储器IC的就绪时使地址信号成为低电平的微型计算机)
在项7的微型控制器中，所述存储器接口电路在所述外部存储器的电源被切断时，从所述地址端子输出低电平的所述地址信号。
由此，在外部存储器的电源被切断了时，能够防止从接收地址信号的外部存储器的外部端子经由ESD保护二极管向外部存储器供给电荷。
〔9〕(使地址端子成为Hi-Z的微型计算机)
在项8的微型控制器中，所述存储器接口电路在所述外部存储器的电源被切断时，使所述地址端子成为高阻抗状态。
由此，与项8同样地，在外部存储器的电源被切断时，能够防止从接收地址信号的外部存储器的外部端子向外部存储器供给电荷。
〔10〕(具备能够切换高/低高电平有效的存储器I/F的微型计算机)
在项7至9中的任意一个微型控制器(6)中，所述存储器接口电路包括在执行针对所述外部存储器的数据的读出以及写入的情况下，输出低电平的所述控制信号，在停止针对所述外部存储器的数据的读出以及写入的情况下，输出高电平的所述控制信号的控制电路(32)。所述存储器接口电路还包括具备第1寄存器(626)的逻辑电路(620)。所述逻辑电路在对所述第1寄存器设定有第1值(“1”)的情况下，对所述控制端子供给与从所述控制电路输出的所述控制信号相反的逻辑电平的信号，在对所述第1寄存器设定有与所述第1值不同的第2值(“0”)的情况下，将与从所述控制电路输出的所述控制信号相同的逻辑电平的信号供给到所述控制端子。所述存储器接口电路在所述外部存储器的电源被切断时，输出高电平的所述控制信号。
由此，无需个别地设置高电平有效控制用的存储器接口和低电平有效控制用的存储器接口，能够对应于高电平有效或者低电平有效的外部存储器这双方。
〔11〕(具备高电平有效的存储器元件的半导体装置)
本申请的代表性的实施方式的半导体装置(1)具有能够实现数据的写入或者读出的非易失性的RAM阵列(13)、和用于输入控制针对所述RAM阵列的数据的写入以及读出的多个控制信号(CE、BE、WE、OE)的多个控制端子(P1～P4)。本半导体装置还具有用于输入用于对所述RAM阵列写入的数据(DQ)、并且输出从所述RAM阵列读出了的数据的数据端子(P6)、和用于输入指示所述RAM阵列的地址的地址信号(ADR)的地址端子(P5)。本半导体装置还具有针对用输入到所述地址端子的所述地址信号指定了的所述RAM阵列中的存储器元件，进行与输入到所述控制端子的所述控制信号对应的存储器存取的控制部(10)。所述控制部如果对所述控制端子输入了高电平的所述控制信号，则进行所述存储器存取，如果对所述控制端子输入了低电平的所述控制信号，则停止所述存储器存取。
由此，能够提供具备非易失性的RAM阵列的高电平有效的半导体装置(存储器IC)。另外，该半导体装置构成高电平有效的存储器IC，所以在该半导体装置的电源被切断了时输入低电平的控制信号，所以不会从接收该控制信号的控制端子经由ESD保护二极管向该半导体装置的内部电源线路供给电荷。
〔12〕(使控制信号反转的缓冲器电路和低电平有效控制的存储器控制电路)
在项11的半导体装置中，所述控制部包括：逻辑电路(BR1～BR4)，生成使输入到所述控制端子的控制信号的逻辑电平反转的信号；以及存储器控制电路(12)，在由所述逻辑电路生成的信号是低电平的情况下，进行所述存储器存取，在由所述逻辑电路生成的信号是高电平的情况下，停止所述存储器存取。
由此，无需大幅变更既存的低电平有效的存储器IC的电路结构，而能够实现高电平有效的存储器IC。
〔13〕(存储器IC的控制信号的详细)
在项11或者12的半导体装置中，所述控制端子包括用于输入指示针对所述非易失性的RAM阵列的数据的写入的可否的信号(WE)的写使能端子(P1)、和用于输入指示针对所述非易失性的RAM阵列的数据的读出的可否的信号(OE)的输出使能端子(P2)。所述控制端子还包括用于输入指示字节存取的可否的信号(BE)的字节使能端子(P3)、和用于输入指示该半导体装置的选择的可否的信号(CE)的芯片使能端子(P4)。
2.实施方式的详细
进一步详述实施方式。另外，在用于说明实施方式的全部图中，对具有同一功能的要素附加同一符号，省略其重复的说明。
《实施方式1》
图1是例示实施方式1的数据处理装置的结构的图。
该图所示的数据处理装置100例如构成一个传感器***，通过根据由单个或者多个传感器检测出的信息进行各种运算，进行各种数据的生成、各种机器的控制。数据处理装置100是能够根据例如利用电池或者能量收集技术的电力供给动作的传感器***，构成***的设备(传感器、微型控制器、无线IC等)配置于各种场所，所以要求尽可能省电力下的动作，降低电池更换等维护成本。
具体而言，数据处理装置100构成为包括外部存储器(NVRAM_IC)1、电源部(PW_UNT)2、微型控制器(MCU)3、传感器部(SNSR)4、无线IC(RFIC)5、以及其他未图示的周边电路。另外，在图1中，例示了1个传感器部，但数据处理装置100具备的传感器部的个数没有特别限制。
传感器部4将例如从外部输入的信息变换为电信号(模拟信号)并放大而输出。没有特别限制，传感器部4是温度传感器、湿度传感器等。
MCU3能够进行数据处理装置100的总体的控制，并且根据从传感器部4供给的检测信号进行各种运算处理，并将其运算处理结果作为各种信息数据以及用于控制机器的控制数据输出到外部。MCU3是例如通过公知的CMOS集成电路的制造技术在1个单晶硅那样的半导体基板中形成了的半导体集成电路。
具体而言，MCU3构成为包括A/D变换部(ADC)31、运算处理部(CPU)30、存储器接口电路(MRY_IF)32、通信控制部(CM_UNT)33、34、以及未图示的内部总线、各种接口电路。
A/D变换部31将传感器部4的检测信号(模拟信号)变换为数字数据。运算处理部30根据由A/D变换部31变换了的数字数据，进行各种运算处理。具体而言，运算处理部30依照从MCU内部的ROM(未图示)载入到外部存储器1的程序，进行运算处理，根据需要将运算结果储存到外部存储器1。存储器接口电路32是用于控制从运算处理部30、DMAC(未图示)等针对外部存储器1的存储器存取的接口电路，作为外部扩展总线发挥功能，详细后述。通信控制部33、34是用于与外部设备进行通信的接口电路。没有特别限制，通信控制部33、34依照SPI(Serial Peripheral Interface)等通信协议生成数据列，进行串行通信。例如，通信控制部33控制与电源部2之间的串行通信，通信控制部34控制与无线IC5之间的串行通信。
例如，MCU3根据从传感器部4接受的检测结果进行运算处理，将其运算处理结果作为温度数据或者湿度数据储存到外部存储器1，并且经由无线IC5发送到外部的服务器等主机***。
无线IC5将通过串行通信从MCU3供给了的各种数据经由未图示的天线以无线方式发送，并且将经由该天线接收了的数据通过串行通信供给到MCU3。无线IC5包括例如通信控制部51。通信控制部51与MCU3的通信控制部33、34同样地，依照SPI等通信协议生成数据列，在与MCU3之间实现串行通信。
外部存储器1是包括由能够实现数据的写入或者读出的多个存储器元件构成的RAM阵列，能够通过MCU3存取的半导体集成电路(存储器IC)。所述存储器元件是非易失性的RAM，例如，是MRAM(Magnetoresistive Random Access Mmemory)、FRAM(Ferroelectric Random Access Memory)、以及ReRAM(ResistanceRandom Access Memory)等。关于外部存储器1的具体的结构后述。
电源部2个别地控制针对各个设备的电源供给。例如，电源部2由通过公知的CMOS集成电路的制造技术在1个单晶硅那样的半导体基板上形成了多个LDO(Low Drop Out)、开关调节器控制器等的电源IC、和对该电源IC外装地连接了的电容器、电感器等多个电子部件实现。
具体而言，电源部2构成为包括根据通过电池或者能量收集技术供给了的外部电压VPW_EX生成期望的电压的多个调节器电路(LDO)20_1～20_n(n是2以上的整数)、电源控制部(PW_CNT)21、以及通信控制部(CM_UNT)22。
调节器电路20_1～20_n是LDO、开关调节器等电源电路。在本实施方式中，说明为调节器电路20_1～20_n是LDO。调节器电路20_1～20_n是与各个设备(MCU3、外部存储器1等)对应地设置的，控制针对对应的设备的电源的供给以及切断。
通信控制部22是用于与外部设备进行通信的接口电路。通信控制部22与MCU3的通信控制部33、34同样地，依照SPI等通信协议生成数据列，在与MCU3之间进行串行通信。
电源控制部21进行电源部2的总体的控制。例如，电源控制部21通过根据经由通信控制部22接收了的来自MCU3的指示，控制各个调节器电路20_1～20_n，控制针对各设备的电源的供给以及切断。例如，在从MCU3要求了针对外部存储器1的电源的切断的情况下，通过电源控制信号VON3控制调节器电路20_3，停止向外部存储器1供给电源电压VIN_3。另外，在例如从MCU3要求了针对传感器部4的电源电压变更的情况下，通过电源控制信号VON1控制调节器电路20_1，变更对传感器部4供给的电源电压VIN_1的电压值。进而，在切断例如MCU3的电源的情况下，MCU3经由通信控制部22对电源部2的内置定时器(未图示)设定起动时间，之后，电源控制部21通过电源控制信号VON2控制调节器电路20_2，从而停止向MCU3的电源供给。
在MCU3、外部存储器1、传感器部4、以及无线IC5等各设备中，作为动作模式，具有通常动作模式、和至少1个就绪模式。例如，外部存储器1具有被供给电源的非就绪模式(通常动作模式)NML_MODE、和电源的供给被切断的就绪模式STB_MODE这2个动作模式。传感器部4以及无线IC5也是同样的。另外，MCU3具有非就绪模式(通常动作模式)和多个就绪模式。例如，MCU3具有使MCU3的时钟频率比通常动作模式低的就绪模式、使MCU3的时钟频率和电源电压比通常动作模式低的就绪模式、切断MCU3的电源供给的就绪模式等。MCU3根据各设备的动作状态，决定使各个设备以哪一个动作模式动作。
接下来，详细说明外部存储器1的内部结构。
图2是例示MCU3的存储器接口电路32的内部结构、和外部存储器1的内部结构的图。
如该图所示，外部存储器1构成为包括由非易失性的多个存储器元件构成了的RAM阵列(NVRAM_ARRY)13、存储器接口电路10、内部调节器电路(VREG)11、多个外部端子、以及与各个外部端子所连接的ESD保护二极管。在该图中，作为多个外部端子，代表性地例示了从电源部2的调节器电路20_3接受电源电压VIN_3的供给的电源端子VDD、与接地节点连接的接地端子GND、以及外部端子P1～P6。另外，在该图中，作为与上述多个外部端子连接的ESD保护用二极管，代表性地例示了与外部端子P1～P6连接的ESD保护用二极管EDP1～EDP6以及EDN1～EDN6。另外，参照符号VDD不仅是电源端子，而且还表示与该电源端子连接的电源线路。
外部存储器1经由外部端子P1～P6，接受用于存储器存取的信号。用于所述存储器存取的信号包括例如用于控制数据的写入以及读出的控制信号、指示RAM阵列13的地址的地址信号ADR、以及表示针对RAM阵列13的写入数据或者读出数据的数据信号DQ。所述控制信号包括例如指示针对RAM阵列13的数据的写入的可否的写使能信号WE、指示针对RAM阵列13的数据的读出的可否的输出使能信号OE、表示字节存取的可否的字节使能信号BE、表示是否选择了外部存储器1的芯片使能信号CE。
外部端子P1、P2、P3、以及P4分别输入写使能信号WE、输出使能信号OE、字节使能信号BE、以及芯片使能信号CE。外部端子P1在与电源端子VDD以及接地端子GND之间，连接ESD保护用二极管EDP1、EDN1。例如，ESD保护二极管EDP1的阳极侧与外部端子P1连接，阴极侧与电源端子VDD连接。另外，ESD保护二极管EDN1的阴极侧与外部端子P2连接，阳极侧与接地端子GND连接。同样地，外部端子P2～P4在与电源端子VDD以及接地端子GND之间，分别连接ESD保护用二极管EDP2～EDP4和EDN2～EDN4。
外部端子P5输入地址信号ADR。对外部端子P5，与外部端子P1同样地，连接ESD保护用二极管EDP5、EDN5。另外，在图2中，图示了一个外部端子P5，但外部端子P5设置了多个，其个数根据存储器的地址总线的宽度决定。
外部端子P6输入数据信号DQ。对外部端子P6，与外部端子P1同样地，连接ESD保护用二极管EDP6、EDN6。另外，在图2中，图示了一个外部端子P6，但外部端子P6设置了多个，其个数根据存储器的数据宽度决定。
内部调节器电路11根据对电源端子VDD供给了的电源电压VIN_3，生成内部电源电压。将生成了的内部电源电压作为RAM阵列13以及存储器接口电路10的动作电源供给。
存储器接口电路10根据对外部端子P1～P4供给了的各控制信号、和对外部端子P5供给了的地址信号ADR，进行针对RAM阵列13的数据的写入或者数据的读出。
具体而言，存储器接口电路10实现根据芯片使能信号CE等控制信号成为高(High)电平，进行针对RAM阵列13的数据的读出以及写入，根据所述控制信号成为低(Low)电平，禁止针对RAM阵列13的数据的读出以及写入的、所谓高电平有效的存储器存取。例如，存储器接口电路10根据芯片使能信号CE以及输出使能信号OE成为高电平，从RAM阵列13中的用地址信号ADR指定了的地址的存储器元件读出数据，输出到外部端子P6。另外，存储器接口电路10根据芯片使能信号CE以及写使能信号WE成为高电平，将输入到外部端子P6的数据信号DQ写入到RAM阵列13中的用地址信号ADR指定了的地址的存储器元件。进而，在数据的写入以及读出时，字节使能信号BE成为高电平，所以存储器接口电路10执行字节单位下的存储器存取。
具体而言，存储器接口电路10构成为包括存储器控制电路12、和多个缓冲器电路BR1～BR7。
缓冲器电路BR1～BR7中的、输入写使能信号WE、输出使能信号OE、字节使能信号BE、以及芯片使能信号CE的缓冲器电路BR1～BR4使输入了的信号的逻辑电平反转而输出。另一方面，输入地址信号ADR以及数据信号DQ的缓冲器电路BR5～BR7生成并输出输入了的信号的同一逻辑电平的信号。
存储器控制电路12与例如SRAM接口同样地，实现通过输入了的控制信号成为低电平，进行针对RAM阵列13的数据的读出或者写入，通过所述控制信号成为高电平，禁止针对RAM阵列13的数据的读出以及写入的、所谓低电平有效的存储器存取。具体而言，存储器控制电路12构成为包括控制电路(CNT)120、地址解码器(ADR_DEC)121、写放大器(WR_AMP)122、以及读放大器(SNS_AMP)123。地址解码器121包括行解码器以及列解码器，对经由缓冲器电路BR5输入了的地址信号ADR进行解码，指定数据的写入或者读出对象的存储器元件。写放大器122对从缓冲器电路BR6供给了的写入对象的数据信号进行放大而提供给存储器元件。读放大器123对从存储器元件读出了的数据信号进行放大而供给到缓冲器电路BR7。控制电路120根据缓冲器电路BR1～BR4的输出信号成为低电平，进行针对RAM阵列13的数据的写入以及读出，根据缓冲器电路BR1～BR4的输出信号成为高电平，停止针对RAM阵列13的数据的写入以及读出。
如以上那样，通过使存储器接口电路10成为向实现低电平有效的存储器存取的存储器控制电路12输入芯片使能信号CE等的反转信号的结构，无需大幅变更以往的低电平有效的SRAM接口电路的结构，而能够实现高电平有效的存储器IC。
接下来，说明MCU3中的存储器接口电路32。
存储器接口电路32根据来自运算处理部30、DMAC等的存储器存取要求，经由MCU3的外部端子PM1～PM6进行针对外部存储器1的数据的写入或者读出。
MCU3的外部端子PM1～PM6与对应的外部存储器1的外部端子P1～P6分别连接。存储器接口电路32将写使能信号WE输出到外部端子PM1，将输出使能信号OE输出到外部端子PM2，将字节使能信号BE输出到外部端子PM3，将芯片使能信号CE输出到外部端子PM4。另外，存储器接口电路32将地址信号ADR输出到外部端子PM5，在向外部存储器1写入数据时，向外部端子PM6输出写入对象的数据信号，在从外部存储器1读出数据时，从外部端子PM6输入数据信号。
存储器接口电路32作为实现用于进行针对高电平有效的存储器IC的数据的写入以及读出的高电平有效控制的接口发挥功能。具体而言，在进行针对RAM阵列13的数据的读出以及写入的情况下，存储器接口电路32使芯片使能信号CE等控制信号成为高电平并且输出指定了地址的地址信号ADR，进行写入对象的数据信号DQ的输出或者读出了的数据信号DQ的输入。另一方面，在停止针对RAM阵列13的数据的读出以及写入的情况下，存储器接口电路32使芯片使能信号CE等控制信号成为低电平，并且使用于输入输出数据信号DQ的外部端子PM6成为高阻抗(Hi-z)状态，使地址信号ADR成为低电平或者使外部端子PM5成为高阻抗状态。
具体而言，存储器接口电路32构成为包括控制电路320、和多个缓冲器电路BM1～BM9。
控制电路320输出指示RAM阵列13的地址的地址信号adr、表示RAM阵列13的写入数据或者读出数据的数据信号dq、以及用于控制数据的写入以及读出各种控制信号。该控制信号包括指示数据的写入的可否的写使能信号WEB、指示数据的读出的可否的输出使能信号OEB、表示字节存取的可否的字节使能信号BEB、表示外部存储器1的选择的有无的芯片使能信号CEB、以及控制数据信号的输入输出的可否的缓冲器使能信号BON。
控制电路320在指示针对RAM阵列13的数据的写入的情况下使写使能信号WEB成为低电平，在停止针对RAM阵列13的数据的写入的情况下使写使能信号WEB成为高电平。另外，控制电路320在指示针对RAM阵列13的数据的读出的情况下使输出使能信号OEB成为低电平，在停止针对RAM阵列13的数据的读出的情况下使输出使能信号OEB成为高电平。另外，在针对RAM阵列13的数据的写入以及读出时指示字节单位下的存储器存取的情况下，控制电路320使字节使能信号BEB成为低电平。另一方面，在不指示字节单位下的存储器存取的情况下，控制电路320使字节使能信号BEB成为高电平。进而，控制电路320在进行向外部存储器1的存储器存取时，使芯片使能信号CEB成为低电平，在不进行向外部存储器1的存储器存取时，使芯片使能信号CEB成为高电平。这样，控制电路320作为实现用于进行针对低电平有效的存储器IC的数据的写入以及读出的低电平有效控制的接口发挥功能。
缓冲器电路BM1使写使能信号WEB的逻辑电平反转，作为写使能信号WE输出到外部端子PM1。缓冲器电路BM2使输出使能信号OEB的逻辑电平反转，作为输出使能信号OE输出到外部端子PM2。缓冲器电路BM3使字节使能信号BEB的逻辑电平反转，作为字节使能信号BE输出到外部端子PM3。缓冲器电路BM4使芯片使能信号CEB的逻辑电平反转，作为芯片使能信号CE输出到外部端子PM4。缓冲器电路BM8输入芯片使能信号CEB，使逻辑电平反转而提供给缓冲器电路BM5。缓冲器电路BM5根据芯片使能信号CEB，控制地址信号ADR的输出的可否。具体而言，在芯片使能信号CEB是低电平的情况(缓冲器电路BM8的输出信号是高电平的情况)下，缓冲器电路BM5将输入了的地址信号adr作为地址信号ADR输出到外部端子PM5。另一方面，在芯片使能信号CEB是高电平的情况(缓冲器电路BM8的输出信号是低电平的情况)下，缓冲器电路BM5停止地址信号ADR的输出。在该情况下，缓冲器电路BM5例如使与外部端子PM5连接的输出节点成为高阻抗状态、或者输出低电平的地址信号ADR。
缓冲器电路BM9将与缓冲器使能信号BON相同的逻辑电平的信号分别提供给缓冲器电路BM6、7。缓冲器电路BM6根据经由缓冲器电路BM9供给了的缓冲器使能信号BON，控制数据信号dq的输出的可否。具体而言，在缓冲器使能信号BON是高电平的情况下，缓冲器电路BM6将数据信号dq作为数据信号DQ不使逻辑电平反转而输出到外部端子PM6。另一方面，在缓冲器使能信号BON是低电平的情况下，缓冲器电路BM6停止数据信号DQ的输出。在该情况下，缓冲器电路BM6例如使与外部端子PM6连接的输出节点成为高阻抗状态。
缓冲器电路BM7根据从缓冲器电路BM9供给了的缓冲器使能信号BON，控制对外部端子PM6输入了的数据信号DQ的输入的可否。具体而言，在缓冲器使能信号BON是高电平的情况下，缓冲器电路BM7输入数据信号DQ，不使逻辑电平反转而输出到控制电路320。另一方面，在缓冲器使能信号BON是低电平的情况下，缓冲器电路BM7停止数据信号DQ的输入。在该情况下，缓冲器电路BM7例如使与外部端子PM6连接的输入节点成为高阻抗状态。
如以上那样，通过使存储器接口电路32成为使由低电平有效控制的控制电路320产生的控制信号通过缓冲器电路BM1～BM4反转而生成芯片使能信号CE等的结构，无需大幅变更以往的SRAM接口电路的结构，能够实现高电平有效的存储器IC用的接口。
接下来，使用图3、4，说明针对外部存储器1的数据的读出以及写入时的数据处理装置100的动作定时。
图3是外部存储器1的数据读出时的时序图。
在该图中，在时刻t0的初始状态下，以外部存储器1是就绪状态的情况为一个例子而示出。在外部存储器1成为就绪模式STB_MODE时，对电源部2的调节器电路20_3供给的电源控制信号VON3成为低电平，停止向外部存储器1供给电源电压VIN_3。此时，MCU3中的存储器接口电路32使芯片使能信号CE、输出使能信号OE、以及字节使能信号BE成为低电平，并且使地址信号ADR成为低电平或者使外部端子PM5成为高阻抗状态(Hi-z)，使用于输出数据信号DQ的外部端子PM6成为高阻抗状态。由此，能够防止在电源供给被切断了的外部存储器1中，从外部端子P1～P6经由ESD保护用的二极管EDP1～EDP6向外部存储器1的电源线路VDD供给电荷。
如果在时刻t1，电源控制信号VON3成为高电平，向外部存储器1开始供给电源电压VIN_3，则外部存储器1迁移到通常动作模式NML_MODE。之后，如果经过规定时间TON，外部存储器1的内部电路能够动作，则存储器接口电路32执行针对外部存储器1的数据的读出。首先，存储器接口电路32使芯片使能信号CE成为高电平并且输出地址信号ADR。在之后的时刻t2，存储器接口电路32使输出使能信号OE以及字节使能信号BE成为高电平。由此，在之后的时刻t3从外部存储器1读出了的数据信号DQ被输入到存储器接口电路32，数据的读出完成。之后，存储器接口电路32使芯片使能信号CE、输出使能信号OE、以及字节使能信号BE成为低电平，并且使地址信号ADR成为低电平或者使外部端子PM5成为高阻抗状态(Hi-z)，使用于输出数据信号DQ的外部端子PM6成为高阻抗状态。然后，在从芯片使能信号CE等成为低电平起经过规定时间TOFF，与数据的读出有关的一连串的处理完成了的时刻t4，MCU3对电源部2指示外部存储器1的向就绪模式STB_MODE的转移。电源部2通过根据该指示使电源控制信号VON3成为低电平，停止向外部存储器1供给电源电压VIN_3。由此，外部存储器1再次成为就绪状态。
图4是外部存储器1的数据写入时的时序图。
在图4中，以在时刻t0的初始状态下，外部存储器1是就绪状态的情况为一个例子而示出。在外部存储器1成为就绪模式STB_MODE时，存储器接口电路32使芯片使能信号CE、输出使能信号OE、以及字节使能信号BE成为低电平，并且使地址信号ADR成为低电平或者使外部端子PM5成为高阻抗状态(Hi-z)，使外部端子PM6成为高阻抗状态。由此，在电源供给被切断了的外部存储器1中，能够防止经由外部端子P1～P6向外部存储器1的电源线路VDD供给电荷。
如果在时刻t1，电源控制信号VON成为高电平，开始向外部存储器1供给电源电压VIN_3，则外部存储器1迁移到通常动作模式NML_MODE。之后，如果经过规定时间TON，外部存储器1的内部电路成为能够动作的状态，则存储器接口电路32执行针对外部存储器1的数据的写入。首先，存储器接口电路32使芯片使能信号CE成为高电平，并且输出地址信号ADR，使写使能信号WE成为高电平。之后，在时刻t2使字节使能信号BE成为高电平。然后，在时刻t3，存储器接口电路32将写入对象的数据列作为数据信号DQ输出到外部端子PM6。由此，实现针对外部存储器1的数据的写入。如果数据的写入完成，则存储器接口电路32再次使芯片使能信号CE、输出使能信号OE、以及字节使能信号BE成为低电平，并且使地址信号ADR成为低电平或者使外部端子PM5成为高阻抗状态(Hi-z)，使外部端子PM6成为高阻抗状态。然后，在从芯片使能信号CE等控制信号成为低电平起经过规定时间TOFF，与数据的写入有关的一连串的处理完成了的时刻t4，MCU3对电源部2指示使外部存储器1转移到就绪模式STB_MODE。通过电源部2根据指示使电源控制信号VON成为低电平，停止向外部存储器1供给电源电压VIN_3。由此，外部存储器1再次返回到就绪状态。
如以上那样，通过在外部存储器1中采用高电平有效的控制***，在外部存储器1处于电源被切断了的就绪状态时，从MCU3对外部存储器1供给的各种信号成为低电平或者高阻抗状态，所以能够防止经由与MCU3连接的外部端子P1～P6向外部存储器1的电源线路VDD流入电流。由此，能够降低使外部存储器1成为就绪状态时的数据处理装置整体的功耗。特别，通过采用本实施方式的外部存储器1，相比于采用具有与以往的SRAM接口兼容的接口规格的非易失性RAM的情况，能够进一步提高***整体的省电力效果。另外，外部存储器1并非低电平有效控制而是高电平有效控制，所以无需在刚要进行外部存储器1的电源切断之前以不发生针对RAM阵列13的存取的方式进行复杂的控制。另外，无需将上述专利文献1那样的表示进行电源切断的电源接通控制信号等通知给外部存储器1侧，也无需将用于输入该信号的外部端子设置于外部存储器1侧。
接下来，说明外部存储器1以外的设备(无线IC5、电源部2)与MCU3之间的通信。
如上所述，MCU3和电源部2以及无线IC5能够实施数据的发送接收。
具体而言，MCU3与电源部2之间的通信通过经由各个通信控制部33、22的利用串行通信的数据的发送接收、和从电源部2向MCU3的中断要求实现。
在MCU3与电源部2之间的串行通信的规格是SPI的情况下，各个通信控制部33、22具有输入输出作为控制信号的时钟信号CLK以及芯片使能信号CE_S的接口、用于输出发送数据DOUT的输出接口、以及用于输入接收数据DIN的输入接口这合计4个接口。另外，此处所称的接口是指，包括用于信号的输入输出的外部端子、控制针对该外部端子的数据的输入输出的缓冲器等周边电路。同样地，MCU3与无线IC5之间的通信通过经由通信控制部34、51的利用串行通信的数据的发送接收、和从无线IC5向MCU3的中断要求而实现，通信控制部34、51与通信控制部33、22同样地，分别具备上述4个接口。
关于使用了上述接口的MCU3与电源部2以及无线IC5之间的串行通信，与针对外部存储器1的存储器存取同样地，成为高电平有效控制。以下，使用图5、6对其进行详细说明。
图5是基于电源部2和MCU3的串行通信的时序图。
在该图中，以在时刻t0的初始状态下，处于MCU3被电源切断了的就绪状态的情况为一个例子而示出。在时刻t0，对电源部2的调节器电路20_2供给的电源控制信号VON2成为低电平，停止向MCU3供给电源电压VIN_2。此时，电源部2中的通信控制部22使芯片使能信号CE_S、时钟信号CLK成为低电平，并且使发送数据DOUT以及接收数据DIN成为低电平。由此，与上述外部存储器1的电源切断时同样地，能够防止在被电源切断了的MCU3中，从作为串行通信用的接口的通信控制部33(外部端子)经由ESD保护二极管向MCU3的内部的电源线路供给电荷。另外，此时，能够从传感器部4对MCU3输入信号，但由于来自传感器部4的输入是模拟输入，所以即使被供给电荷，其影响也限定，不会成为大的问题。
如果在时刻t1，电源控制信号VON2成为高电平，开始向MCU3供给电源电压VIN_2，则MCU3迁移到通常动作模式。之后，如果经过规定时间TON1，MCU3的内部电路能够动作，则电源部2经由通信控制部22向MCU3输出中断信号INT1，通知开始串行通信。在之后的定时t2，通信控制部22使芯片使能信号CE_S成为高电平，并且输出时钟信号CLK。然后，电源部2和MCU3通过经由通信控制部22、33的输出/输入接***换发送数据DOUT以及接收数据DIN，进行串行通信。之后，如果数据的发送接收完成，则电源部2中的通信控制22将时钟信号CLK固定为低电平，并且使发送数据DOUT以及接收数据DIN成为低电平，在时刻t3使芯片使能信号CE_S成为低电平。然后，在从使芯片使能信号CE_S等成为低电平起经过规定时间TOFF1，而与数据的写入有关的一连串的处理完成了的时刻t4，电源部2通过使电源控制信号VON2成为低电平，停止向MCU3供给电源电压VIN_2。由此，MCU3再次迁移到就绪状态。
图6是MCU3和无线IC5的串行通信的时序图。
在图6中，以在时刻t0的初始状态下，无线IC5处于被电源切断了的就绪状态的情况为一个例子而示出。在时刻t0，对电源部2的调节器电路20_n供给的电源控制信号VONn成为低电平，停止向无线IC5供给电源电压VIN_n。此时，MCU3中的通信控制部34使芯片使能信号CE_S、时钟信号CLK成为低电平，并且使发送数据DOUT以及接收数据DIN成为低电平。由此，与上述外部存储器1的电源切断时同样地，能够防止在被电源切断了的无线IC5中，从作为串行通信用的接口的通信控制部51(外部端子)经由ESD保护二极管向无线IC5的内部的电源线路供给电荷。
如果在时刻t1，电源控制信号VONn成为高电平，开始向无线IC5供给电源电压VIN_n，则无线IC5迁移到通常动作模式。之后，在经过规定时间TON2，无线IC5的内部电路成为能够动作的时刻t2，MCU3的通信控制部34使芯片使能信号CE_S成为高电平并且输出时钟信号CLK。然后，MCU3和无线IC5通过经由通信控制部34、51的输出/输入接***换发送数据DOUT以及接收数据DIN，进行串行通信。如果数据的发送接收完成，则MCU3中的通信控制部34将时钟信号CLK固定为低电平，并且使发送数据DOUT以及接收数据DIN成为低电平，在时刻t3使芯片使能信号CE_S成为低电平。无线IC5在与串行通信有关的一连串的处理完成了的时刻t4，对MCU3输出中断信号INT2。接收到中断信号INT2的MCU3对电源部2指示在经过规定时间TOFF2之后，转移到无线IC5的就绪模式。接收到指示的电源部2通过使电源控制信号VONn成为低电平，停止向无线IC5供给电源电压VIN_n。由此，无线IC5再次迁移到就绪状态。
如以上那样，通过以高电平有效控制数据处理装置中的设备之间的串行通信，与对处于电源被切断了的就绪状态的设备供给的串行通信有关的各种信号成为低电平，所以能够防止经由串行通信用的接口(外部端子)向处于就绪状态的设备的内部电源线路流入电流。由此，能够降低使具有串行通信用的接口的设备成为就绪状态时的数据处理装置整体的功耗。特别，通过采用本实施方式的串行通信用的接口(通信控制部33、34、22、51)，相比于采用以低电平有效控制的串行通信用的接口的情况，能够进一步提高***整体的省电力效果。
以上，根据实施方式1的数据处理装置，能够进一步降低构成数据处理装置的各设备的电源供给被切断了时的***整体的功耗。
《实施方式2》
实施方式2的数据处理装置除了实施方式1的数据处理装置的功能以外，还具备能够在高电平有效控制和低电平有效控制中切换MCU的存储器接口的规格的功能。
关于实施方式2的数据处理装置，外部存储器1、电源部2、传感器部4、以及无线IC5等硬件结构与实施方式1的数据处理装置100相同，MCU中的存储器接口电路的结构与数据处理装置100不同。
图7是例示实施方式2的MCU6的内部结构的图。
MCU6中的存储器接口电路62与实施方式1的存储器接口电路32同样地，根据来自运算处理部30、DMAC等的存储器存取要求，经由MCU6的外部端子PM1～PM6进行针对外部存储器1的数据的写入或者读出。例如，存储器接口电路62将写使能信号WE输出到外部端子PM1，将输出使能信号OE输出到外部端子PM2，将字节使能信号BE输出到外部端子PM3，将芯片使能信号CE输出到外部端子PM4。另外，存储器接口电路62将地址信号ADR输出到外部端子PM5，在向外部存储器1写入数据时向外部端子PM6输出写入对象的数据信号，在从外部存储器1读出数据时从外部端子PM6输入数据信号。
存储器接口电路62根据寄存器设定SETRG，切换高电平有效控制和低电平有效控制而向外部存储器1存取。
图8是例示存储器接口电路62的具体的内部结构的图。如该图所示，存储器接口电路62代替实施方式1的存储器接口电路32中的缓冲器电路BM1～BM5、BM8，而具备缓冲器电路BMX1～BMX5和逻辑电路620。另外，在图8中，对与图2相同的构成要素附加同一符号而省略其详细的说明。
缓冲器电路BMX1～BMX4输出与输入信号相同的逻辑的信号。
逻辑电路620构成为包括EXOR电路621～624、OR电路625、以及寄存器626。寄存器626由例如FF(Flip Flop)电路构成，在作为寄存器设定值SETRG设定了“1”的情况下输出高电平的信号，在作为寄存器设定值SETRG设定了“0”的情况下输出低电平的信号。EXOR电路621输入写使能信号WEB和寄存器626的输出信号来进行异或运算，输出到缓冲器电路BMX1。例如，在寄存器626的寄存器设定值SETRG是“0”的情况下，输出与写使能信号WEB相同的逻辑的信号。另一方面，在寄存器626的寄存器设定值SETRG是“1”的情况下，输出写使能信号WEB的相反逻辑的信号。EXOR电路622输入输出使能信号OEB和寄存器626的输出信号来进行异或运算，输出到缓冲器电路BMX2。EXOR电路623输入字节使能信号BEB和寄存器626的输出信号来进行异或运算，输出到缓冲器电路BMX3。EXOR电路624输入芯片使能信号CEB和寄存器626的输出信号来进行异或运算，输出到缓冲器电路BMX4。EXOR电路622～624与EXOR电路621同样地，在寄存器设定值SETRG是“0”的情况下，输出与输入了的信号OEB、BEB、CEB相同的逻辑的信号，在寄存器设定值SETRG是“1”的情况下，输出与输入了的信号OEB、BEB、CEB相反的逻辑的信号。将从EXOR电路621～624输出了的信号，经由缓冲器电路BMX1～BMX4，作为写使能信号WE、输出使能信号OE、字节使能信号BE、以及芯片使能信号CE，从对应的外部端子PM1～PM4输出。
OR电路625输入使寄存器626的输出信号反转了的信号、和使芯片使能信号CEB反转了的信号来进行逻辑与运算，供给到缓冲器电路BMX5。例如，在寄存器设定值SETRG是“0”的情况下，OR电路625不依赖于芯片使能信号CEB而输出高电平的信号。另一方面，在寄存器设定值SETRG是“1”的情况下，OR电路625输出与芯片使能信号CEB相反的逻辑的信号。缓冲器电路BMX5根据OR电路625的输出信号，控制是否将从控制部320供给了的地址信号adr输出到外部端子PM5。例如，在OR电路625的输出信号是高电平的情况下，缓冲器电路BMX5将地址信号adr作为地址信号ADR输出到外部端子PM5。另一方面，在OR电路625的输出信号是低电平的情况下，缓冲器电路BMX5将低电平的地址信号ADR输出到外部端子PM5、或者使与外部端子PM5连接的输出节点成为高阻抗状态。
根据以上的结构，既能够使存储器接口电路62根据寄存器设定值SETRG作为低电平有效控制的接口发挥功能，也能够作为高电平有效控制的接口发挥功能。
以上，根据实施方式2的MCU6，无需个别地设置高电平有效控制用的存储器接口和低电平有效控制用的存储器接口，能够对应于高电平有效和低电平有效的外部存储器这双方。
以上，根据实施方式，具体说明了由本发明者完成了的发明，但本发明不限于此，当然能够在不脱离其要旨的范围内实施各种变更。
例如，例示了在数据处理装置100中的规定的设备的电源被切断了的状态下，使经由该设备的串行通信用的接口输入输出的发送数据DOUT以及接收数据DIN成为低电平的结构，但也可以代替低电平，而使用于输入输出发送数据DOUT以及接收数据DIN的外部端子成为高阻抗状态。
作为对外部存储器1供给的控制信号，例示了芯片使能信号CE、字节使能信号BE、写使能信号WE、以及输出使能信号OE，但只要是用于控制存储器存取的信号，则不限于上述信号。另外，如果使用于控制存储器存取的信号成为高电平有效，则与上述同样地，能够防止在外部存储器1的电源切断时流入电流。
例示了数据处理装置100是传感器***的情况，但不限于此，还能够应用于例如电池驱动的便携终端等其他***。
另外，例示了电源部2中的调节器电路20_1～20_n是LDO的情况，但只要是能够实施应对硬件资源供给的电压值的变更、针对硬件资源的电源电压的切断等控制的结构，则不限于LDO，也可以是开关调节器、电荷泵电源等其他电源电路。
在外部存储器1中，例示了从内部调节器电路11供给RAM阵列13和存储器接口电路10的电源电压的结构，但也可以是将对外部存储器1的电源端子VDD供给了的电压VIN_3直接供给到RAM阵列13和存储器接口电路10的结构。

Claims (13)

1.一种数据处理装置，其特征在于包括：
微型控制器；
存储器IC，包括能够实现数据的写入或者读出的非易失性的RAM阵列，能够通过所述微型控制器存取；以及
电源部，能够个别地控制针对所述微型控制器和所述存储器IC的电源供给，
所述存储器IC在用于控制针对所述非易失性的RAM阵列的数据的写入以及读出的控制信号是高电平的情况下，能够实施针对所述非易失性的RAM阵列的数据的读出以及写入，在所述控制信号是低电平的情况下，针对所述非易失性的RAM阵列的数据的读出以及写入被禁止，
所述微型控制器在通过所述电源部而所述存储器IC迁移到就绪状态时，使所述控制信号成为低电平。
2.根据权利要求1所述的数据处理装置，其特征在于：
所述微型控制器包括地址输出端子，
所述微型控制器在进行针对所述非易失性的RAM阵列的数据的写入以及读出的情况下，经由所述地址输出端子向所述存储器IC供给地址信号，在通过所述电源部而所述存储器IC迁移到就绪状态的情况下，使所述地址输出端子成为高阻抗状态。
3.根据权利要求1所述的数据处理装置，其特征在于：所述微型控制器在通过所述电源部而所述存储器IC迁移到就绪状态时，使对所述存储器IC供给的地址信号成为低电平。
4.根据权利要求1所述的数据处理装置，其特征在于：
所述微型控制器和所述电源部分别具有用于使用通信控制信号和数据信号而与外部进行通信的接口部，
各个所述接口部通过在规定的定时使所述通信控制信号成为高电平，能够实施所述数据信号的发送接收，通过使所述通信控制信号成为低电平，所述数据信号的发送接收被停止，
所述电源部在所述微型控制器迁移到就绪状态时，使对所述微型控制器的所述接口部供给的所述通信控制信号成为低电平，并且使对所述微型控制器的接口部供给的数据信号成为低电平。
5.根据权利要求4所述的数据处理装置，其特征在于还包括：
包括所述接口部并能够经由所述接口部与所述微型控制器进行通信的设备，
所述电源部能够控制针对所述设备的电源供给，
所述微型控制器在所述设备迁移到就绪状态时，使对所述设备的所述接口部供给的所述通信控制信号成为低电平，并且使对所述设备的接口部供给的所述数据信号成为低电平。
6.根据权利要求1所述的数据处理装置，其特征在于：
所述控制信号包括：
写使能信号，指示针对所述非易失性的RAM阵列的数据的写入的可否；
输出使能信号，指示针对所述非易失性的RAM阵列的数据的读出的可否；
字节使能信号，表示字节存取的可否；以及
芯片使能信号，表示是否选择了所述存储器IC。
7.一种微型控制器，其特征在于包括：
多个控制端子，用于输出多个控制信号，所述多个控制信号用于控制针对外部存储器的数据的写入以及读出；
数据端子，用于输入或者输出数据；
地址端子，用于输出指示所述外部存储器的地址的地址信号；以及
存储器接口电路，用于经由所述控制端子、所述数据端子以及所述地址端子向所述外部存储器存取，
所述存储器接口电路在执行针对所述外部存储器的数据的读出以及写入的情况下，输出高电平的所述控制信号，在停止针对所述外部存储器的数据的读出以及写入的情况下，输出低电平的所述控制信号，
所述存储器接口电路在所述外部存储器迁移到就绪状态时，输出低电平的所述控制信号。
8.根据权利要求7所述的微型控制器，其特征在于：所述存储器接口电路在所述外部存储器迁移到就绪状态时，从所述地址端子输出低电平的所述地址信号。
9.根据权利要求7所述的微型控制器，其特征在于：所述存储器接口电路在所述外部存储器迁移到就绪状态时，使所述地址端子成为高阻抗状态。
10.根据权利要求7所述的微型控制器，其特征在于：
所述存储器接口电路包括：
控制电路，在执行针对所述外部存储器的数据的读出以及写入的情况下，输出低电平的所述控制信号，在停止针对所述外部存储器的数据的读出以及写入的情况下，输出高电平的所述控制信号；以及
逻辑电路，具备第1寄存器，
所述逻辑电路在对所述第1寄存器设定有第1值的情况下，对所述控制端子供给与从所述控制电路输出的所述控制信号相反的逻辑电平的信号，在对所述第1寄存器设定有与所述第1值不同的第2值的情况下，将与从所述控制电路输出的所述控制信号相同的逻辑电平的信号供给到所述控制端子，
所述存储器接口电路在所述外部存储器迁移到就绪状态时，输出高电平的所述控制信号。
11.一种半导体装置，其特征在于包括：
非易失性的RAM阵列，能够实现数据的写入或者读出；
多个控制端子，用于输入控制针对所述RAM阵列的数据的写入以及读出的多个控制信号；
数据端子，用于输入用于向所述RAM阵列写入的数据，并且输出从所述RAM阵列读出的数据；
地址端子，用于输入指示所述RAM阵列的地址的地址信号；以及
控制部，针对用输入到所述地址端子的所述地址信号指定了的所述RAM阵列中的存储器单元，进行与输入到所述控制端子的所述控制信号对应的存储器存取，
在所述控制部中，如果对所述控制端子输入了高电平的所述控制信号，则进行所述存储器存取，如果对所述控制端子输入了低电平的所述控制信号，则停止所述存储器存取。
12.根据权利要求11所述的半导体装置，其特征在于：
所述控制部包括：
逻辑电路，生成使输出到所述控制端子的所述控制信号的逻辑电平反转了的信号；以及
存储器控制电路，在由所述逻辑电路生成的信号是低电平的情况下，进行所述存储器存取，在由所述逻辑电路生成的信号是高电平的情况下，停止所述存储器存取。
13.根据权利要求12所述的半导体装置，其特征在于：
所述控制端子包括：
写使能端子，用于输入指示针对所述非易失性的RAM阵列的数据的写入的可否的信号；
输出使能端子，用于输入指示针对所述非易失性的RAM阵列的数据的读出的可否的信号；
字节使能端子，用于输入指示字节存取的可否的信号；以及
芯片使能端子，用于输入指示该半导体装置的选择的可否的信号。
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