一种用于卫星通信***的超低码速率PSK解调器
(一)技术领域
本发明涉及一种解调器,尤其涉及一种用于卫星通信***的超低码速率相移键控(“相移键控”以下简称“PSK”)解调器即超低码速率PSK解调器,该发明属于卫星通信技术领域。
(二)背景技术
随着航天技术的发展,我国的深空探测战略已经正式展开,并取得初步成果,2007年10月,嫦娥一号月球探测卫星成功发射,并传回了大量的月球遥测数据,为我国利用探测太空,利用太空迈出了第一步,同时,月球探测的成功将为我国开展深空探测奠定技术基础。
在深空通信领域,对于数据量不大但可靠性较高的遥控数据,降低码速率能够提高解调器的Eb/N0,在相同的信道环境中获得更高的误码性能,故在深空探测任务中遥控信号常常使用较低的码速率,由于距离太远,接收到的信号功率太弱,因此与其它通信***相比,功率受限的问题更加突出,而频带却并不受限。相反,由于接收的信号功率太小,使得不允许传输太高的码率,所以,和遥感卫星的高速数传关键技术相反,在深空通信中,极低码速率遥控解调是其关键技术问题。,使用极低码速率传送遥控信号会遇到以下问题:
(1)数据信号的谱线与载波的根部相噪重叠,甚至淹没信号谱线而无法解调;
(2)解调锁相环的负反馈作用,将抵消掉一部分数据信号的低端频谱,从而使数据信号的信噪比下降和产生波形失真,导致误码率加大;
(3)码速率低时捕获时间和载波环路裕量的矛盾较为严重;
(4)在码速率极低时只有几比特/秒,带宽极窄,前端滤波器设计困难,无法将前端的滤波器的带宽设计的和码速率带宽匹配,为如此窄的信号设计窄带滤波器不现实,因此实际的前端的滤波器带宽会远远大于信号带宽,会有较多的带外噪声进入解调器,在较低的信噪比时,信号的总功率不变,但是信号的有效功率会变得很小,因此解调时信号的动态范围会很大。
针对以上特点设计一种能够解调超低码速率的PSK解调器具有重要意义。
(三)发明内容
1、目的:本发明的目的是提供一种用于卫星通信***的超低码速率PSK解调器,它克服了现有技术的不足,该解调器能够完成对超低码速率的遥控PSK信号的解调。
2、技术方案:如图1所示,本发明一种用于卫星通信***的超低码速率PSK解调器,它由4部分组成,包括:前端模数转换A/D 10、数字下变频模块11、载波同步模块12和位同步模块13,按照一定的流程完成对超低码速率的遥控PSK信号进行解调。前端模数转换A/D 10使用现成的产品,数字下变频模块11、载波同步模块12和位同步模块13在现场可编程门阵列(“现场可编程门阵列”以下简称“FPGA”)中实现。它们之间的连结关系是前端模数转换A/D 10的输出连接到数字下变频模块11,数字下变频模块11的输出连接到载波同步模块12、载波同步模块12的输出连接到位同步模块13;信号走向是输入的信号,经过调理后进入前端模数转换A/D 10,前端模数转换A/D 10采样后的信号进入数字下变频模块11进行处理,经过数字下变频模块11处理后的信号进入载波同步模块12进行载波同步处理,载波同步模块12处理后的信号进入位同步模块13进行位同步处理,位同步模块13处理后输出的信号即为解调器的输出。
所述的前端模数转换A/D 10以恒定的采样率将调理后的模拟相移键控即模拟PSK信号变换为数字信号,前端模数转换A/D 10使用现成的产品即可。
所述的数字下变频模块11包括数字下变频模块数控振荡器(“数控振荡器”以下简称“NCO”)40即数字下变频模块NCO 40、同相支路乘法器20、同相支路采样率变换模块21、同相支路FIR低通滤波器22、正交支路乘法器30、正交支路采样率变换模块31、正交支路FIR低通滤波器32和数字自动增益控制(“自动增益控制”以下简称“AGC”)模块41,即数字AGC模块41。数字下变频模块NCO 40使用直接频率综合算法(简称“DDS”)实现,负责产生和标称载波频率相同的两路固定本地载波,两路载波的相位相差90°,数字下变频模块NCO 40的输出和前端模数转换A/D 10输出的本地载波作为同相支路乘法器20和正交支路乘法器30的输入;同相支路乘法器20和正交支路乘法器30作为固定下变频器使用,利用FPGA中的IP核实现,计算输入PSK信号和本地载波相乘的结果,将输入信号下变频到零中频,同相支路乘法器20和正交支路乘法器30输出的结果分别进入同相支路采样率变换模块21和正交支路采样率变换模块31;同相支路采样率变换模块21和正交支路采样率变换模块31,由抽取和内插倍数可程控的积分梳状(“积分梳状”简称“CIC”)码速率变换滤波器和有限频率响应(“有限频率响应”简称“FIR”)抽取滤波器级联而成,按照输入PSK信号的码速率进行采样率变换,使得采样率变换后的采样率为码速率的固定倍数,同相支路采样率变换模块21和正交支路采样率变换模块31的输出分别进入结构相同的同相支路FIR低通滤波器22和正交支路FIR低通滤波器32;同相支路FIR低通滤波器22和正交支路FIR低通滤波器32使用FIR滤波器,负责对抽取后的信号进行滤波,进一步滤除信号中的噪声,将基带信号中的噪声功率降到更低,低通滤波后的结果进入数字AGC模块41,对滤波后的信号功率进行检测,并进行调节,稳定环路增益,使得输出到载波同步模块12的基带信号功率基本稳定在恒定值,数字AGC模块41使用查找表算法实现,数字AGC模块41的输出的两路信号作为载波同步模块12的输入。
所述的载波同步模块包括复数乘法器50、硬限幅器51、载波同步模块乘法器52、载波同步模块环路滤波器53和载波同步模块NCO 54。复数乘法器50负责将数字下变频模块11输出的正交数据和载波同步模块NCO 54输出的本地载波进行相乘,消除残余的载波分量,复数乘法器50使用FPGA内部IP核实现,复数乘法器50输出的实部(同相支路)输入到硬限幅器51进行硬限幅,虚部(正交支路)输入到作为鉴相器的载波同步模块乘法器52;硬限幅器51,对复数乘法器50输出的同相支路信号进行取符号运算,硬限幅器51的输出一方面输入到载波同步模块乘法器52进行鉴相,另一方面作为载波同步模块12输出,输出给位同步模块13;载波同步模块乘法器52,作为载波同步模块12的鉴频器,将同相支路信号硬限幅后的输出和正交支路信号进行相乘,完成对PSK输入信号的鉴相,载波同步模块乘法器52的输出接入载波同步模块环路滤波器53;载波同步模块环路滤波器53,主要作用是滤除误差信号中的高频分量,并为锁相环路提供一个短期的记忆,当环路由于瞬时噪声而失锁时,可确保环路迅速重新捕获信号,载波同步模块环路滤波器53使用理想一阶滤波器,结构如图2所示,由两个支路:直通支路和积分支路组成,直通支路只含有一个直通支路放大器100,将输入信号放大指定的倍数即可,积分支路包括积分支路放大器110、积分支路延时单元112和积分支路加法器111组成,输入的信号在进入直通支路的同时会进入积分支路,输入通过积分支路的放大器放大后和经过积分支路延时单元112延时后的结果相加,相加后的结果一方面作为积分支路延时单元112的输入,另一方面作为积分支路的输出,和直通支路的输出通过环路滤波器加法器101相加,两个支路相加后的结果作为载波同步模块环路滤波器53的输出,载波同步模块环路滤波器53的输出作为载波同步模块NCO 54的输入;载波同步模块NCO 54,使用DDS算法实现,载波同步模块NCO 54的固定频率输出为零,载波同步模块环路滤波器53的输出作为调节端的输入,输出的跟踪载波进入复数乘法器50的和输入信号相乘。
所述的位同步模块13,使用“同相-中相”环实现,包括同相积分清零器60、中相积分清零器70、位同步模块鉴相器80、位同步模块环路滤波器81和位同步模块NCO 82。载波同步模块12的输出同时输入给同相积分清零器60和中相积分清零器70,同相积分清零器60,在脉冲编码调制(“脉冲编码调制”以下简称“PCM”)时钟即PCM时钟的上升沿处完成一次积分并清零,输出一方面作为位同步模块鉴相器80的输入,同时可以作为PCM数据输出;中相积分清零器70,滞后1/2个时钟周期,在PCM时钟的下降沿处完成积分并清零,中相积分清零器70的输出作为位同步模块鉴相器80的输入;位同步模块鉴相器80,同相积分清零器60和中相积分清零器70输出的积分结果进入位同步模块鉴相器80,当同相积分清零器60上次输出和本次输出符号相同时,没有发生符号的反转,此时不能计算相位误差,位同步模块鉴相器80输出为0;当同相积分清零器60上次输出为负,本次输出为正时,数据发生了从0到1的跳变,此时如果中相积分清零器70的值大于0,说明中相积分清零器70中,数据为1的部分大于数据为0的部分,因此位同步模块NCO 82相位滞后,说明位同步模块NCO 82输出相位小于输入相位,反之,表示位同步模块NCO 82相位超前,此时位同步模块鉴相器80输出中相积分清零器70的值,当同相积分清零器60上次输出为正,本次输出为负时,数据发生了从1到0的跳变,如果中相积分清零器70的值大于0,说明中相积分清零器70中,数据为1的部分大于数据为0的部分,因此位同步模块NCO 82相位超前,反之,表示位同步模块NCO 82相位滞后,此时位同步模块鉴相器80的输出为中相积分清零器70输出值取反,位同步模块鉴相器80的输出作为位同步模块环路滤波器81的输入;位同步模块环路滤波器81,主要作用是滤除鉴相后定时误差信号中的高频分量,并为锁相环路提供一个短期的记忆,当环路由于瞬时噪声而失锁时,可确保环路迅速重新捕获信号,位同步模块环路滤波器81的结构和载波同步模块环路滤波器53的结构完全相同,位同步模块环路滤波器81的输出作为位同步模块NCO 82的输入;位同步模块NCO 82,使用DDS算法实现,输出的信号为脉冲,固定频率输出为PSK码速率,位同步模块NCO 82的输出一方面作为跟踪后的PCM时钟输出,另一方面作为同相积分清零器和中相积分清零器清零端的输入。
3、优点及效果:从以上的描述中,可以看出,该解调器结构将下变频、采样率变换、位同步从载波同步过程中分离,对***稳定性至关重要的载波同步模块和位同步模块完全独立,相比传统解调器具有以下优点:
(1)反馈支路短、延迟少,***更稳定;
(2)各部分相互独立,便于仿真分析、设计实现和硬件调试;
(3)载波同步、位同步模块采样率与码速率相对速度不变,不同码速率实现参数可相同;只需改变抽取倍数即可。
(4)在载波跟踪时,对传统的极性科斯塔斯环进行了改进,使用复数乘法器去除载波,避免产生谐波分量,因此环路中不用使用支路滤波器滤除谐波分量,简化了载波同步模块硬件结构,降低了反馈支路的长度,增加了稳定性。
(四)附图说明
图1本发明PSK解调器结构示意图;
图2本发明环路滤波器结构示意图;
图中符号说明如下:
10前端模数转换A/D;11数字下变频模块;12载波同步模块;
13位同步模块;20同相支路乘法器;
21同相支路采样率变换模块;22同相支路FIR低通滤波器;
30正交支路乘法器;31正交支路采样率变换模块;
32正交支路FIR低通滤波器;40数字下变频模块NCO;
41数字AGC模块;50复数乘法器;
51硬限幅器;52载波同步模块乘法器;
53载波同步模块环路滤波器;54载波同步模块NCO;
60同相积分清零器;70中相积分清零器;
80位同步模块鉴相器;81位同步模块环路滤波器;
82位同步模块NCO;100直通支路放大器;
101环路滤波器加法器;110积分支路放大器;
111积分支路加法器;112积分支路延时单元。
(五)具体实施方式
如图1所示,本发明一种用于卫星通信***的超低码速率PSK解调器,它由4部分组成,包括:前端模数转换A/D10、数字下变频模块11、载波同步模块12和位同步模块13,按照一定的流程完成对超低码速率的遥控PSK信号进行解调。前端模数转换A/D 10使用现成的产品,数字下变频模块11、载波同步模块12和位同步模块13在现场可编程门阵列(FPGA)中实现。它们之间的连结关系是前端模数转换A/D 10的输出连接到数字下变频模块11,数字下变频模块11的输出连接到载波同步模块12、载波同步模块12的输出连接到位同步模块13;信号走向是输入的信号,经过调理后进入前端模数转换A/D 10,前端模数转换A/D 10采样后的信号进入数字下变频模块11进行处理,经过数字下变频模块11处理后的信号进入载波同步模块12进行载波同步处理,载波同步模块12处理后的信号进入位同步模块13进行位同步处理,位同步模块13处理后输出的信号即为该解调器的输出。
所述的前端模数转换A/D 10以恒定的采样率将调理后的模拟PSK信号变换为数字信号,前端模数转换A/D 10使用现成的产品即可。
所述的数字下变频模块11包括数字下变频模块NCO 40、同相支路乘法器20、同相支路采样率变换模块21、同相支路FIR低通滤波器22、正交支路乘法器30、正交支路采样率变换模块31、正交支路FIR低通滤波器32和数字AGC模块41。数字下变频模块NCO 40使用直接频率综合算法(DDS)实现,负责产生和标称载波频率相同的两路固定本地载波,两路载波的相位相差90°,数字下变频模块NCO 40的输出和A/D10输出的本地载波作为同相支路乘法器20和正交支路乘法器30的输入;同相支路乘法器20和正交支路乘法器30作为固定下变频器使用,利用FPGA中的IP核实现,计算输入PSK信号和本地载波相乘的结果,将输入信号下变频到零中频,同相支路乘法器20和正交支路乘法器30输出的结果分别进入同相支路采样率变换模块21和正交支路采样率变换模块31;同相支路采样率变换模块21和正交支路采样率变换模块31,由抽取和内插倍数可程控的积分梳状(CIC)码速率变换(可抽取和内插)滤波器和有限频率响应(FIR)抽取滤波器级联而成,按照输入PSK信号的码速率进行采样率变换,使得采样率变换后的采样率为码速率的固定倍数,同相支路采样率变换模块21和正交支路采样率变换模块31的输出分别进入结构相同的同相支路FIR低通滤波器22和正交支路FIR低通滤波器32;同相支路FIR低通滤波器22和正交支路FIR低通滤波器32使用FIR滤波器,负责对抽取后的信号进行滤波,进一步滤除信号中的噪声,将基带信号中的噪声功率降到更低,低通滤波后的结果进入数字AGC模块41,对滤波后的信号功率进行检测,并进行调节,稳定环路增益,使得输出到载波同步模块12的基带信号功率基本稳定在恒定值,数字AGC模块41使用查找表算法实现,数字AGC模块41的输出的两路信号作为载波同步模块12的输入。
所述的载波同步模块12包括复数乘法器50、硬限幅器51、载波同步模块乘法器52、载波同步模块环路滤波器53和载波同步模块NCO 54。复数乘法器50负责将数字下变频模块11输出的正交数据和载波同步模块NCO 54输出的本地载波进行相乘,消除残余的载波分量,复数乘法器50使用FPGA内部IP核实现,复数乘法器50输出的实部(同相支路)输入到硬限幅器51进行硬限幅,虚部(正交支路)输入到作为鉴相器的载波同步模块乘法器52;硬限幅器51,对复数乘法器50输出的同相支路信号进行取符号运算,硬限幅器51的输出一方面输入到载波同步模块乘法器52进行鉴相,另一方面作为载波同步模块12输出,输出给位同步模块13;载波同步模块乘法器52,作为载波同步模块12的鉴频器,将同相支路信号硬限幅后的输出和正交支路信号进行相乘,完成对PSK输入信号的鉴相,载波同步模块乘法器52的输出接入载波同步模块环路滤波器53;载波同步模块环路滤波器53,主要作用是滤除误差信号中的高频分量,并为锁相环路提供一个短期的记忆,当环路由于瞬时噪声而失锁时,可确保环路迅速重新捕获信号,载波同步模块环路滤波器53使用理想一阶滤波器,结构如图2所示,由两个支路:直通支路和积分支路组成,直通支路只含有一个直通支路放大器100,将输入信号放大指定的倍数即可,积分支路包括积分支路放大器110、积分支路延时单元112和积分支路加法器111组成,输入的信号在进入直通支路的同时会进入积分支路,输入通过积分支路的放大器放大后和经过积分支路延时单元112延时后的结果相加,相加后的结果一方面作为积分支路延时单元112的输入,另一方面作为积分支路的输出,和直通支路的输出通过环路滤波器加法器101相加,两个支路相加后的结果作为载波同步模块环路滤波器53的输出,载波同步模块环路滤波器53的输出作为载波同步模块NCO 54的输入;载波同步模块NCO 54,使用DDS算法实现,载波同步模块NCO 54的固定频率输出为零,载波同步模块环路滤波器53的输出作为调节端的输入,输出的跟踪载波进入复数乘法器50和输入信号相乘。
所述的位同步模块13,使用“同相-中相”环实现,包括同相积分清零器60、中相积分清零器70、位同步模块鉴相器80、位同步模块环路滤波器81和位同步模块NCO 82。载波同步模块12的输出同时输入给同相积分清零器60和中相积分清零器70,同相积分清零器60,在PCM时钟的上升沿处完成一次积分并清零,输出一方面作为位同步模块鉴相器80的输入,同时可以作为PCM数据输出;中相积分清零器70,滞后1/2个时钟周期,在PCM时钟的下降沿处完成积分并清零,中相积分清零器70的输出作为位同步模块鉴相器80的输入;位同步模块鉴相器80,同相积分清零器60和中相积分清零器70输出的积分结果进入位同步模块鉴相器80,当同相积分清零器60上次输出和本次输出符号相同时,没有发生符号的反转,此时不能计算相位误差,位同步模块鉴相器80输出为0;当同相积分清零器60上次输出为负,本次输出为正时,数据发生了从0到1的跳变,此时如果中相积分清零器70的值大于0,说明中相积分清零器70中,数据为1的部分大于数据为0的部分,因此位同步模块NCO 82相位滞后,说明位同步模块NCO 82输出相位小于输入相位,反之,表示位同步模块NCO 82相位超前,此时位同步模块鉴相器80输出中相积分清零器70的值,当同相积分清零器60上次输出为正,本次输出为负时,数据发生了从1到0的跳变,如果中相积分清零器70的值大于0,说明中相积分清零器70中,数据为1的部分大于数据为0的部分,因此位同步模块NCO 82相位超前,反之,表示位同步模块NCO 82相位滞后,此时位同步模块鉴相器80的输出值为中相积分清零器70输出值取反,位同步模块鉴相器80的输出作为位同步模块环路滤波器81的输入;位同步模块环路滤波器81,主要作用是滤除鉴相后定时误差信号中的高频分量,并为锁相环路提供一个短期的记忆,当环路由于瞬时噪声而失锁时,可确保环路迅速重新捕获信号,位同步模块环路滤波器81的结构和载波同步模块环路滤波器53的结构完全相同,位同步模块环路滤波器81的输出作为位同步模块NCO 82的输入;位同步模块NCO 82,使用DDS算法实现,输出的信号为脉冲,固定频率输出为PSK码速率,位同步模块NCO 82的输出一方面作为跟踪后的PCM时钟输出,另一方面作为同相积分清零器60和中相积分清零器清零70端的输入。
下面将参考附图并结合实施例,来详细说明本发明。
图1给出了本发明的卫星超低码速率PSK解调器的结构,具体工作流程如下;
输入的PSK信号经过采样后可表示为:
其中D(n)为基带调制信息,ωc为载波角频率,N(n)为信号中的噪声。
经过正交下变频后,变为I、Q两路正交信号,可以表示为
其中ω′c为本地载波频率。经过采样率变换模块、低通FIR滤波、自动增益控制调节后,输入载波同步模块的信号为
令Δω=ωc-ω′c为输入载波与本地晶振频差,下变频器的输出频率ω′c接近于ωc,使得输出信号的频率Δω接近与零。 M为抽取倍数,N为内插倍数。
送入本地载波同步模块12的I、Q信号变为复数形式可写为
经过复数乘法器50,乘以载波同步模块NCO 54产生的本地相位误差量后得到的I、Q两路输出为:
当载波同步模块12同步时,
很小,接近于0,进行近似后可得:
A(k)和A1(k)都为正数,不会影响硬限幅后I支路的符号,I路信号包含解调出的调制信息,使用I路信号用进行位同步,即可解调出所需信息。
图2给出了载波同步模块12和位同步模块13的载波同步模块环路滤波器53和位同步模块环路滤波81结构。
环路滤波器的主要作用是滤除误差信号中的高频分量,并为锁相环路提供一个短期的记忆,当环路由于瞬时噪声而失锁时,可确保环路迅速重新捕获信号。环路的跟踪特性、稳定性主要是由载波同步模块环路滤波器53决定,是载波同步模块12设计的关键。在该解调器中使用了一种环路参数可配置的理想积分环路滤波器,通过调整C1、C2可以调整环路带宽,以使得遥控副载波解调器能够根据需要调整环路参数。