CN101635299A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置及其制造方法。上述半导体装置包括一半导体基板；上述半导体基板的一有源区，其中上述有源区包括至少一晶体管；上述半导体基板的一无源区，其中上述无源区包括至少一电阻结构，设置于一隔绝区中，上述至少一电阻结构位于较上述至少一晶体管低的一平面上。本发明解决了现有技术中存在的上述问题，其所包含的电阻结构具有较大的电阻率和较小的面积尺寸、较佳阻抗/电容匹配。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造方法，特别涉及一种包括电阻结构的半导体装置及其制造方法。
背景技术
多晶硅电阻广泛地应用于包括电阻-电容振荡器(RC oscillators)、电流限制电阻(current limitation resistance)、静电放电防护元件(ESD protect)、射频后段驱动元件(RF post driver)、芯片内置终端元件(on-chip termination)、阻抗匹配元件(impedance matching)等公知的集成电路设计中。对于取代栅极工艺(replacement gate technology)而言，包括一硅化区的多晶硅电阻的电阻率较预估值低，且相应的面积较预估值大。在此领域中，单晶硅电阻(形成于半导体基板中的电阻)已用来解决上述问题。然而，对于例如射频(RF)和混模(mixed-mode)电路的模拟电路而言，单晶硅电阻却不能提供精确的阻抗匹配和电容值。
多晶硅电子保险丝(eFuses)广泛地应用于公知的存储器集成电路的设计中。请参考Ouellette等人的美国专利号7,098,721 B1专利”Low VoltageProgrammable eFuse with Differential Sensing Scheme”和Hsu等人的美国专利号2007/0099326 A1专利”eFuse and Methods of Manufacturing the Same”。类似地，对于取代栅极工艺而言，多晶硅电子保险丝的电阻率也会较预估值低。在此领域中，接触孔插塞、介层孔插塞和铜金属已用来解决上述问题。然而，上述接触孔插塞、介层孔插塞和铜金属却不能克服程序化电压(programming voltage)的问题。举例来说，当要维持高电阻值时，则有需要降低上述接触孔插塞、介层孔插塞和铜金属的程序化电压。
因此，此技术领域需要一种半导体装置及其制造方法，以克服上述的问题。
发明内容
为了解决现有技术存在的上述问题，本发明提供一种半导体装置，包括：一半导体基板；上述半导体基板的一有源区，其中上述有源区包括至少一晶体管；上述半导体基板的一无源区，其中上述无源区包括至少一电阻结构，设置于一隔绝区中，上述至少一电阻结构位于较上述至少一晶体管低的一平面上。
本发明提供另一种半导体装置，包括：一半导体基板；上述基板的一有源区，其中上述有源区包括至少一晶体管；上述基板的一无源区，其中上述无源区包括至少一电阻结构，设置于一隔绝区中，且上述隔绝区具有一凹面。
本发明提供又另一种半导体装置，包括：一半导体基板，其包括至少一有源区和至少一无源区；一栅极结构，设置于上述半导体基板上方，且位于上述半导体基板的至少一有源区中；一电阻结构，设置于上述基板上的一隔绝区上方，且位于上述半导体基板的至少一无源区中，上述电阻结构位于较上述栅极结构低的一平面上。
本发明提供一种半导体装置的形成方法，包括提供一半导体基板；于上述半导体基板上方形成至少一栅极结构，且于上述半导体基板上的一隔绝区上方形成至少一电阻结构，其中上述电阻结构位于较上述栅极结构低的一平面上；于上述半导体基板中形成至少一掺杂区；于上述至少一掺杂区中形成一硅化物。
本发明解决了现有技术中存在的上述问题，其所包含的电阻结构具有较大的电阻率和较小的面积尺寸、较佳阻抗/电容匹配。
附图说明
图1为本发明一实施例的半导体装置的工艺流程图。
图2至图10为利用图1的方法形成的本发明一实施例的半导体装置的工艺剖面图。
图11为本发明一实施例的电阻的剖面图。
图12为本发明另一实施例的半导体装置的工艺流程图。
图13至图20为利用图12的方法形成的本发明一实施例的半导体装置的工艺剖面图。
图21A至图21B为本发明不同实施例的电子保险丝的俯视图。
上述附图中的附图标记说明如下：
10～有源区；
20～无源区；
55、60～光致抗蚀剂层；
100、300～方法；
200、400～半导体装置；
102、104、106、108、110、112、114、116、118、302、304、306、308、310、312、314、316～步骤；
210、410～半导体基板；
212、412～隔绝区；
214、414、244、444～凹陷；
220、420～栅极结构；
222、422～栅极介电层；
224、424～第一栅极层；
226、426～第二栅极层；
228、428～栅极间隙壁；
230、430～硬掩模层；
240、242、440、442～浅掺杂区；
246、248、446、448～掺杂区；
250、450～电阻结构；
252、452～介电层；
254、454～第一层；
256、456～第二层；
258、458～间隙壁；
260、460～硬掩模层；
262、462、480～硅化物区；
280～保护层；
285～研磨停止层；
302～多晶硅电阻；
304～有源区电阻；
306～保护区。
具体实施方式
本发明涉及一种半导体装置，特别涉及包括电阻结构的半导体装置的制造方法，上述电阻结构具有较大的电阻率和较小的面积尺寸。
为了让本发明的目的、特征、及优点能更明显易懂，下文特举较佳实施例，并配合附图做详细的说明。本发明说明书提供不同的实施例来说明本发明不同实施方式的技术特征。其中，实施例中的各元件的配置为说明之用，并非用以限制本发明。且实施例中附图标号的部分重复，是为了简化说明，并非意指不同实施例之间的关联性。
请参考图1至图11，方法100和半导体装置200一起用于后续描述的本发明一实施例的半导体装置的制造方法。图1为本发明一实施例的半导体装置200的工艺100流程图。图2至图10为利用图1的方法100形成的本发明一实施例的半导体装置200的工艺剖面图。图11为本发明一实施例的电阻的剖面图。请参考图12至图21B，方法300和半导体装置400一起用于后续描述的本发明另一实施例的半导体装置的制造方法。图12为本发明另一实施例的半导体装置400的工艺300流程图。图13至图20为利用图12的方法300形成的本发明一实施例的半导体装置400的工艺剖面图。图21A至图21B为本发明不同实施例的电子保险丝的俯视图。
可以了解的是，可以于方法100和方法300之前、之中或之后提供额外的步骤，对于上述方法的额外的实施例而言，后续描述的一些步骤可以被替换或省略。可以了解的是，在半导体装置200和400中可以增加额外的元件，对于上述半导体装置200和400的额外的实施例而言，后续描述的一些元件可以被替换或省略。本发明实施例的方法100和方法300，以及半导体装置200和400，提供用于取代栅极工艺(replacement gate technology)的一种新的电阻结构，当面积缩小时可表现出较高的电阻率。
上述方法100和上述半导体装置200，提供用于取代栅极工艺的一种新的多晶硅电阻设计。请参考图1和图2，方法100起始于步骤102，提供一半导体基板210。半导体基板210可包括包含结晶结构、多晶结构或非晶结构的硅或锗的元素半导体、包括碳化硅(silicon carbide)、砷化锗(galliumarsenic)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indiumarsenide)或锑化铟(indium antimonide)的化合物半导体、包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP的合金半导体或其他适合的材料和/或上述组合。在本发明一实施例中，合金半导体基板可具有一梯度SiGe，其中硅和锗的成分比例随着梯度SiGe的不同位置而改变。在本发明其他实施例中，SiGe合金形成于一硅基板上方。在本发明其他实施例中，SiGe基板受到应力。此外，上述半导体基板可为例如一绝缘层上覆硅(silicon oninsulator，SOI)的绝缘层上覆半导体，或者为一薄膜晶体管。在本发明一些实施例中，上述半导体基板可包括一掺杂外延层或一埋藏层。在本发明其他实施例中，上述化合物半导体基板可包括一多层的化合物半导体基板。
半导体基板210可包括至少一有源区10和至少一无源区20。在本发明不同实施例中，有源区10可包括多种有源型微电子元件，举例来说，P型沟道场效应晶体管(PFETs)、N型沟道场效应晶体管(NFETs)、金属氧化物半导体晶体管(MOSFETs)、互补式金属氧化物半导体晶体管(CMOSs)、双极晶体管(bipolar transistors)、高压晶体管(high voltage transistors)、高频晶体管(highfrequency transistors)、存储器晶胞(memory cells)或其他适合的有源元件和/或上述组合。在本发明不同实施例中，无源区20可包括多种无源型微电子元件，举例来说，电阻(resistors)、电容(capacitors)、电感(inductors)、保险丝(fuses)或其他适合的无源元件和/或上述组合。无源区20可还包括例如场氧化物区的至少一隔绝区，以定义和电性隔绝不同的有源区。在本发明实施例中，方法100会于有源区10中形成一金属栅极晶体管，并且在无源区20中形成一电阻。
接着，进行方法100的步骤104，于半导体基板210上形成至少一隔绝区212，并位于至少一无源区20中。可利用例如区域性硅氧化物工艺(LOCOS)或浅沟槽隔绝物工艺(STI)等隔绝工艺以定义出隔绝区212，且电性隔绝不同的有源区10。在本发明实施例中，隔绝区212包括一浅沟槽隔绝物，其中浅沟槽隔绝物包括一厚度T。上述厚度T约介于
Figure G2009101604690D00051
至
Figure G2009101604690D00052
之间。
可利用任何适合的工艺形成隔绝区212，特别为本发明实施例的浅沟槽隔绝物。在一实施例中，浅沟槽隔绝物(STI)的形成方法包括利用公知的光刻蚀刻工艺图案化半导体基板。接着，于上述半导体基板蚀刻出一沟槽(利用例如干蚀刻、湿蚀刻和/或等离子体蚀刻工艺)。之后，将例如氧化硅、氮化硅、氮氧化硅、掺杂氟的硅玻璃的介电材料；低介电常数材料或其他适合的材料和/或上述组合的材料填入沟槽中(利用例如化学气相沉积法)。在一些实施例中，填充的沟槽可具有一多层结构，举例来说，先于沟槽中形成一衬垫热氧化层，再填入氧化硅或氮化硅。在其他实施例中，可利用以下的工艺顺序形成浅沟槽隔绝物(STI)，成长一衬垫氧化层(pad oxide)；形成一低压化学气相沉积(LPCVD)的氮化物层；利用光致抗蚀剂和光掩模图案化一浅沟槽隔绝物开口；于基板中蚀刻出一沟槽；选择性的成长一衬垫热氧化层以改善上述沟槽的界面；将化学气相沉积(CVD)的氧化物填入沟槽中；利用化学机械研磨工艺(CMP)以回蚀刻和平坦化基板表面；以及利用一氮化物剥除工艺(nitridestripping process)以移除上述氮化硅。
请参考图1和图3，接着，进行方法100的步骤106，于隔绝区212中形成一凹陷214。上述凹陷214于半导体基板210顶面和隔绝区212顶面之间形成一距离d。在本发明实施例中，距离d的范围介于隔绝区212厚度的百分之十至百分之七十之间(意即0.1T≤d≤0.7T)。在本发明实施例中，距离d的范围约介于
Figure G2009101604690D00061
至之间。
可利用任何适合的工艺形成凹陷214。举例来说，形成凹陷214的工艺可包括利用公知的工艺图案化半导体装置200。举例来说，于半导体基板210和隔绝区212上方形成一光致抗蚀剂层50；利用公知的光刻工艺图案化光致抗蚀剂层50，其中仅暴露出隔绝区212；以及于隔绝区212蚀刻出一凹陷214。上述蚀刻工艺可包括一个或多个蚀刻步骤，且上述蚀刻工艺可为干蚀刻、湿蚀刻和/或其他蚀刻方法(例如反应式离子蚀刻)。上述蚀刻工艺可为纯化学工艺(等离子体蚀刻工艺)、纯物理工艺(离子研磨工艺)和/或上述组合。可以了解的是，可以微调上述蚀刻工艺，以改变隔绝区212的轮廓。举例来说，于一湿蚀刻工艺之后，隔绝区212可为凹状。在其他实施例中，隔绝区212可具有包括不同形状的轮廓，例如为凸形。另外，在一些实施例中，上述蚀刻工艺可形成包括侧壁的轮廓。在其他实施例中，上述蚀刻工艺可形成一凹陷且平坦的表面。
请参考图1和图4，接着，进行方法100的步骤108，于有源区10中形成至少一栅极结构220；于有源区10中形成浅掺杂区240和242；以及于无源区20中形成至少一电阻结构250。上述栅极结构220和电阻结构250可包括单一层或多层结构。在本发明实施例中，栅极结构220可包括一栅极介电层222、包括一第一栅极层224和一第二栅极层226的一闸电极、栅极间隙壁228和一硬掩模层230。电阻结构250可包括一介电层252、包括一第一层254和一第二层256的一电极、间隙壁258和一硬掩模层260。可以了解的是，可形成多个栅极结构220和电阻结构250。
栅极结构220设置于基板210上方，而电阻结构250设置于隔绝区212上方。栅极结构220和电阻结构250可位于大体上不同的平面上，换言之，栅极结构220的顶面并不会与电阻结构250的顶面对齐。在本发明实施例中，因为电阻结构250设置于包括凹陷214的隔绝区212的上方，所以电阻结构250的顶面低于栅极结构220的顶面。在一些实施例中，电阻结构250的顶面低于栅极结构220的顶面至少
Figure G2009101604690D00071
在其他实施例中，电阻结构250的顶面高于栅极结构220的顶面。
可以了解的是，可以利用相同的工艺步骤和相同的工艺材料，同时形成栅极结构220和电阻结构250。也可利用不同的工艺步骤和不同的工艺材料，各自形成栅极结构220和电阻结构250。或者，可以利用相同或不同的工艺步骤和工艺材料的组合来形成栅极结构220和电阻结构250。另外，可以利用镶嵌工艺和/或双镶嵌工艺形成栅极结构220和电阻结构250。栅极结构220和电阻结构250可包括任何适合的形状。举例来说，电阻结构250的形状可包括线形、狗骨头形(dog bone)、长方形、其他适当的形状和/或上述组合。可以了解的是，栅极结构220和电阻结构250可包括多个栅极结构220和电阻结构250。在一些实施例中，电阻结构250可包括一分离式电阻。在一些实施例中，电阻结构250可包括一电阻阵列。在一些实施例中，电阻结构250可包括一硅电阻。
于半导体基板210上设置栅极介电层222，且于隔绝区212上设置介电层252。栅极介电层222和介电层252可为任何适当的介电材料。栅极介电层222和介电层252可更包括多个介电材料的多层结构。较佳地，上述介电材料可具有较高的完整性和较低的漏电流。在本发明实施例中，栅极介电层222和介电层252包括高介电常数(high-k)的材料。上述高介电常数(high-k)的材料可择自金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属的氮氧化物、金属铝酸盐、锆硅酸盐、锆铝酸盐、二氧化铪(HfO2)和/或上述组合。举例来说，介电材料还包括氧化硅、氮化硅、氮氧化硅、氧化铪、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(HfO2-alumina)合金、其他适当的高介电常数材料和/或上述组合。在一些实施例中，栅极介电层222和介电层252可包括一层二氧化硅层和一层高介电常数材料层。另外，栅极介电层222和介电层252可为具有相同或相异杂质的掺杂多晶硅。可利用化学气相沉积法(CVD)、物理气相沉积法(PVD)、原子层沉积法(ALD)、热氧化法、溅镀法、其他适当的工艺和/或上述组合形成栅极介电层222和介电层252。
于栅极介电层222上方设置包括第一栅极层224和第二栅极层226的闸电极。于介电层252上方设置包括第一层254和第二层256的电极。上述栅电极和上述电极可包括多晶硅、含硅材料、含锗材料、包括例如铝、铜、钨、钛、钽、氮化钛、氮化钽、镍硅化物、钴硅化物等金属、其他适当的导电材料和/或上述组合。在本发明实施例中，第一栅极层224和第一层254包括例如铝、铜、钨、钛、钽、氮化钛、氮化钽、镍硅化物、钴硅化物等金属，而第二栅极层226和第二层256包括多晶硅。可以了解的是，在其他实施例中，第一栅极层224、第一层254、第二栅极层226和第二层256可包括其他适当的材料，且可包括多层结构。可利用化学气相沉积法(CVD)、物理气相沉积法(PVD)、原子层沉积法(ALD)、热氧化法、溅镀法、其他适当的工艺和/或上述组合形成上述栅电极和上述电极。
位于栅极结构220每一个侧边的栅极间隙壁228以及位于电阻结构250每一个侧边的间隙壁258可包括一介电材料，举例来说，氮化硅、氧化硅、碳化硅、氮氧化硅、其他适当的材料和/或上述组合。在一些实施例中，栅极间隙壁228和间隙壁258可包括一多层结构。可利用化学气相沉积法(CVD)、物理气相沉积法(PVD)、原子层沉积法(ALD)和/或其他适当的工艺沉积介电材料，再经过蚀刻形成栅极间隙壁228和间隙壁258。
如上所述，可以同时形成栅极结构220和电阻结构250。在一些实施例中，可于半导体基板和隔绝区上形成一介电层和一电极层。然后，利用包括光刻图案化工艺和蚀刻工艺等工艺图案化上述介电层和上述电极层，以形成多个栅极结构和电阻结构。在一实施例中，为了图案化上述介电层和上述电极层，利用例如旋转涂布法(spin-on coating)的适当的工艺于电极层上形成一光致抗蚀剂层。然后，利用适当的光刻图案方法图案化上述光致抗蚀剂层，以形成一图案化光致抗蚀剂层。利用一干蚀刻工艺将光致抗蚀剂层的图案转移至图案化光致抗蚀剂层下方的介电层和电极层，以形成如图4所示的栅极结构的电极层和电阻结构的介电层。之后，可剥除上述光致抗蚀剂层。在其他实施例中，于上述电极层上形成一硬掩模层；于硬掩模层上形成一图案化光致抗蚀剂层；将图案化光致抗蚀剂层的图案转移至硬掩模层。之后，再将硬掩模层的图案转移至上述电极层上，以形成栅极结构的电极层和电阻结构的介电层。可以了解的是，上述实施例并非用以限制形成栅极结构220和电阻结构250的工艺步骤。
在本发明实施例中，于栅电极226和第二层256上方分别设硬掩模层230和260。在本发明实施例中，硬掩模层230和260包括一含氮材料，举例来说，氮化硅、氮氧化硅、其他适当的含氮材料和/或上述组合。在其他实施例中，硬掩模层可包括非晶碳材料、碳化硅、其他适当的介电材料和/或上述组合。可利用化学气相沉积法(CVD)、物理气相沉积法(PVD)、等离子体增强型化学气相沉积法(plasma-enhanced CVD)、快速升温化学气相沉积法(rapidthermal CVD)、原子层沉积法(ALD)、金属-有机物化学气相沉积法(metal-organic CVD)、其他适当的工艺和/或上述组合形成硬掩模层230和260。硬掩模层230和260可包括单一层或多层。另外，硬掩模层230和260可包括任何适当的厚度。硬掩模层230和260的厚度约介于
Figure G2009101604690D00091
至之间。可以了解的是，硬掩模层230和260可包括类似或相异的成份、厚度等等。
于形成栅极间隙壁228之后，于半导体基板210中形成浅掺杂区240和242(也可视为浅掺杂源漏极区(LDD))。浅掺杂源漏极区240和242可为掺杂n型和/或p型，且可包括不同的掺杂浓度及分布(doping profile)。可利用例如离子注入法的任何适当的工艺形成浅掺杂源漏极区240和242。
请参考图1和图5，在步骤110中，移除设置于电阻结构250上方的硬掩模层260。可利用任何适当的工艺移除硬掩模层260。举例来说，如图5所示，移除硬掩模层260的步骤可包括于半导体装置200上形成一光致抗蚀剂层55；利用公知的光刻工艺图案化光致抗蚀剂层55；以及蚀刻上述光致抗蚀剂层55，以移除硬掩模层260。然后，移除上述光致抗蚀剂层55。
请参考图1和图6，在步骤112中，形成掺杂区246和248，并掺杂包括第一层254和第二层256的电阻结构250的电极。掺杂区246和248可掺杂n型或p型掺质。举例来说，掺杂区246和248可掺杂例如硼或二氟化硼(BF2)的p型掺质。在其他实施例中，掺杂区246和248可掺杂例如磷或砷的n型掺质。掺杂区246和248可包括一源极区和一漏极区。上述源极区和漏极区可直接形成在半导体基板210上，且位于一P型阱结构、一N型阱结构、一双阱区结构中，或利用一升起式结构(raised structure)做为上述源极区和漏极区。上述源极区和漏极区可包括不同的掺杂浓度及分布(doping profile)，并且可利用多个离子注入工艺形成上述源极区和漏极区。在其他实施例中，掺杂区246和248可仅有单一掺杂区或具有复合掺杂区。可利用例如离子注入工艺和/或快速热氧化法(RTP)以活化掺杂区等任何适当的工艺形成掺杂区246和248。在本发明实施例中，于掺杂区246和248形成一凹陷244，其中掺杂区246和248凹陷于半导体基板210的顶面。可利用任何适当的工艺形成凹陷244。在一些实施例中，半导体基板210的顶面与掺杂区246和248的顶面之间的距离至少为
Figure G2009101604690D00101
可以了解的是，在如图6B所示的一些实施例中，可使半导体基板210的顶面对齐于掺杂区246和248的顶面。
同样地，在步骤112中，掺杂电阻结构250，特别是掺杂包括第一层254和第二层256的电阻结构250的电极。上述电极可掺杂n型或p型掺质。举例来说，上述电极可掺杂例如硼或二氟化硼(BF2)的p型掺质。在其他实施例中，上述电极可掺杂例如磷或砷的n型掺质。在一些实施例中，电阻结构250可包括掺杂多晶硅。在一些实施例中，电阻结构250可包括掺杂非晶硅。可利用包括原位掺杂(in-situ doping)和/或离子注入的任何适当的工艺掺杂电阻结构250的电极。在一实施例中，可于形成掺杂区246和248的同时掺杂电极，例如可进行一同步离子注入工艺。在一实施例中，可各自单独地掺杂电极和掺杂区246和248，例如可利用各自独立的光刻图案化和蚀刻工艺，以形成电极和掺杂区246和248。单独掺杂电阻结构250的电极可以更有弹性地调整电阻结构250的电阻率。
如下所述，进行一硅化工艺，以于掺杂区246和248中形成硅化物区。典型地，公知的电阻结构也会暴露在硅化工艺中，而于公知的电阻结构中形成一硅化物区。然而，包括硅化物区的公知电阻结构会显现出较预期值低的电阻值，而使公知电阻结构具有较预期值大的面积。对例如射频(RF)电路和混模电路(mixed mode)的模拟电路而言，这种公知的电阻结构会造成不能提供精确的阻抗和电容匹配等额外的缺点。
请参考图1和图7A，在步骤114中，于电阻结构250的上方设置一保护层280。保护层280可以防止在电阻结构250中形成硅化物区，特别是可以防止在包括第一层254和第二层256的电极中形成硅化物区。防止在电阻结构250中形成硅化物区可以增加电阻率，使电阻结构250的面积较低。保护层280可包括任何适当的材料。在本发明实施例中，保护层280可包括一电阻保护氧化物(resist protection oxide，RPO)。上述电阻保护氧化物可为一介电层，举例来说，可为氧化物层、氮化物层、氮氧化物层、其他适当的材料层和/或上述组合。上述电阻保护氧化物可包括一层或数个不同层。在本发明实施例中，上述电阻保护氧化物可包括氧化硅和/或氮化硅。保护层280可还包括任何适当的厚度。在一些实施例中，保护层280的厚度可约介于
Figure G2009101604690D00111
至
Figure G2009101604690D00112
之间。另外，可利用任何适当的方式，于电阻结构上方形成保护层280。举例来说，如图7A所示，形成保护层280的方式可包括于半导体装置200上方形成一保护层；于上述保护层上方形成一光致抗蚀剂层60；利用一公知的光刻工艺图案化上述光致抗蚀剂层60；蚀刻上述光致抗蚀剂层60和上述保护层，以形成保护层280。接着，可移除上述光致抗蚀剂层60。在一些实施例中，如图7B所示，可于半导体基板210上方设置一研磨停止层285，并介于电阻结构250和栅极结构220之间。上述研磨停止层285可以避免或降低半导体基板210、掺杂区246和248和隔绝区212过分研磨(over-polishing)(或碟化效应(dishing))的风险。
请参考图1和图8A，在步骤116中，于掺杂区246和248中形成一硅化物，以形成掺杂硅化物区262。也可于栅极结构220中形成上述硅化物，以形成栅极硅化物区。值得注意的是，位于电阻结构250的上方的保护层280防止在电阻结构250中形成一硅化物区，因而导致电阻结构250的电阻率增加，因而降低额外的电阻面积。如图8B所示，在一些实施例中，在步骤116中，进行一适当的工艺，从栅极结构220和掺杂区246和248移除研磨停止层285。接着，于掺杂区246和248中形成一硅化物，以形成掺杂硅化物区262。
硅化物区262可包括例如镍硅化物(NiSi)、镍铂硅化物(NiPtSi)、镍铂锗硅化物(NiPtGeSi)、镍锗硅化物(NiGeSi)、镱硅化物(YbSi)、铂硅化物(PtSi)、铱硅化物(IrSi)、铒硅化物(ErSi)、硅化物(CoSi)、其他适当的材料和/或上述组合等材料。可利用例如溅镀或蒸镀等物理气相沉积(PVD)、电镀、例如等离子体增强型化学气相沉积(PECVD)、常压化学气相沉积(APCVD)、低压化学气相沉积(LPCVD)、高密度等离子体化学气相沉积(HDPCVD)、原子层化学气相沉积(ALCVD)等化学气相沉积(CVD)、其他适当的沉积工艺和/或上述组合等方式沉积用于形成硅化物的上述材料。经过沉积工艺之后，在一高温下，沉积材料和掺杂区之间可产生反应而持续硅化工艺，其中上述高温的温度依照特定的材料或材料而定。也可视为一退火工艺，其可包括快速热退火工艺(RTP)。可需要单一步骤或多重步骤的快速热退火工艺(RTP)来形成反应形成的硅化物。
请参考图1和图9，其显示步骤118，从栅极结构220移除硬掩模层230。可以了解的是步骤118可于硅化工艺之前或之后进行，依据是否要于栅极结构220上形成硅化物区而定。可利用任何适当的工艺移除硬掩模层230。举例来说，如图9所示，移除硬掩模层230的方式可包括于半导体装置200上方形成一光致抗蚀剂层65；利用一公知的光刻工艺图案化上述光致抗蚀剂层65；以及蚀刻上述光致抗蚀剂层65以移除上述硬掩模层230。接着，如图10所示，可移除上述光致抗蚀剂层65，并暴露出半导体装置200，以进行后续的工艺。图11提供本发明一实施例的电阻结构，其中上述电阻结构包括多晶硅(POLY)电阻302或有源区电阻材料(OD)304的一层状结构，且包括一保护区306(电阻保护氧化物区)。
如图10所示的方法100和半导体装置200提供一电阻结构250，其包括一种用于取代栅极工艺(replacement gate technology)的一种新的电阻结构。这种大体上位于与栅极结构不同的平面上的无硅化物的电阻结构提供一种具有较大电阻率、较低面积以及较佳阻抗/电容匹配的电阻结构。
方法300和半导体装置400提供用于取代栅极工艺(replacement gatetechnology)的一种新的多晶硅电子保险丝(e-Fuse)。请参考图12和图13，方法300始于步骤302，提供一半导体基板410。半导体基板410可包括包含结晶结构、多晶结构或非晶结构的硅或锗的元素半导体、包括碳化硅(siliconcarbide)、砷化锗(gallium arsenic)(gallium phosphide)、磷化铟(indiumphosphide)、砷化铟(indium arsenide)或锑化铟(indium antimonide)的化合物半导体、包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP的合金半导体或其他适合的材料和/或上述组合。在本发明一实施例中，合金半导体基板可具有一梯度SiGe，其中硅和锗的成分比例随着梯度SiGe的不同位置而改变。在本发明其他实施例中，SiGe合金形成于一硅基板上方。在本发明其他实施例中，SiGe基板受到应力。此外，上述半导体基板可为例如一绝缘层上覆硅(silicon on insulator，SOI)的绝缘层上覆半导体，或者为一薄膜晶体管(TFT)。在本发明一些实施例中，上述半导体基板可包括一掺杂外延层或一埋藏层。在本发明其他实施例中，上述化合物半导体基板可包括一多层的化合物半导体基板。
半导体基板410可包括至少一有源区10和至少一无源区20。在本发明不同实施例中，有源区10可包括多种有源型微电子元件，举例来说，P型沟道场效应晶体管(PFETs)、N型沟道场效应晶体管(NFETs)、金属氧化物半导体晶体管(MOSFETs)、互补式金属氧化物半导体晶体管(CMOSs)、双极晶体管(bipolar transistors)、高压晶体管(high voltage transistors)、高频晶体管(highfrequency transistors)、存储器晶胞(memory cells)或其他适合的有源元件和/或上述组合。在本发明不同实施例中，无源区20可包括多种无源型微电子元件，举例来说，电阻(resistors)、电容(capacitors)、电感(inductors)、保险丝(fuses)或其他适合的无源元件和/或上述组合。无源区20可还包括例如场氧化物区的至少一隔绝区，以定义和电性隔绝不同的有源区。在本发明实施例中，方法300会于有源区10中形成一金属栅极晶体管，并且在无源区20中形成一电子保险丝(e-Fuse)。
接着，进行方法300的步骤304，其中于半导体基板410上形成至少一隔绝区412，并位于至少一无源区20中。可利用例如区域性硅氧化物工艺(LOCOS)或浅沟槽隔绝物工艺(STI)等隔绝工艺以定义出隔绝区412，且电性隔绝不同的有源区10。在本发明实施例中，隔绝区412包括一浅沟槽隔绝物(STI)，其中浅沟槽隔绝物包括一厚度T。上述厚度T约介于
Figure G2009101604690D00131
至
Figure G2009101604690D00132
之间。
可利用任何适合的工艺形成隔绝区412，特别为本发明实施例的浅沟槽隔绝物。在一实施例中，浅沟槽隔绝物(STI)的形成方法包括利用公知的光刻蚀刻工艺图案化半导体基板。接着，于上述半导体基板蚀刻出一沟槽(利用例如干蚀刻、湿蚀刻和/或等离子体蚀刻工艺)。之后，将例如氧化硅、氮化硅、氮氧化硅、掺杂氟的硅玻璃(FSG)的介电材料；低介电常数材料或其他适合的材料和/或上述组合的材料填入沟槽中(利用例如化学气相沉积法)。在一些实施例中，填充的沟槽可具有一多层结构，举例来说，先于沟槽中形成一衬垫热氧化层，再填入氧化硅或氮化硅。在其他实施例中，可利用以下的工艺顺序形成浅沟槽隔绝物(STI)，成长一衬垫氧化层(pad oxide)；形成一低压化学气相沉积(LPCVD)的氮化物层；利用光致抗蚀剂和光掩模图案化一浅沟槽隔绝物开口；于基板中蚀刻出一沟槽；选择性的成长一衬垫热氧化层以改善上述沟槽的界面；将化学气相沉积(CVD)的氧化物填入沟槽中；利用化学机械研磨工艺(CMP)以回蚀刻和平坦化基板表面；以及利用一氮化物剥除工艺(nitride stripping process)以移除上述氮化硅。
请参考图12和图14，接着，进行方法300的步骤306，于隔绝区412中形成一凹陷414。上述凹陷414于半导体基板410顶面和隔绝区412顶面之间形成一距离d。在本发明实施例中，距离d的范围介于隔绝区412厚度的百分之十至百分之七十之间(意即0.1T≤d≤0.7T)。在本发明实施例中，距离d的范围约介于
Figure G2009101604690D00141
至
Figure G2009101604690D00142
之间。
可利用任何适合的工艺形成凹陷414。举例来说，形成凹陷214的工艺可包括利用公知的工艺图案化半导体装置200。举例来说，于半导体基板410和隔绝区412上方形成一光致抗蚀剂层50；利用公知的光刻工艺图案化光致抗蚀剂层50，其中仅暴露出和隔绝区412；以及于隔绝区412蚀刻出一凹陷414。上述蚀刻工艺可包括一个或多个蚀刻步骤，且上述蚀刻工艺可为干蚀刻、湿蚀刻和/或其他蚀刻方法(例如反应式离子蚀刻)。上述蚀刻工艺可为纯化学工艺(等离子体蚀刻工艺)、纯物理工艺(离子研磨工艺)和/或上述组合。可以了解的是，可以微调上述蚀刻工艺，以改变隔绝区412的轮廓。举例来说，于一湿蚀刻工艺之后，隔绝区412可为凹状。在其他实施例中，隔绝区412可具有包括不同形状的轮廓，例如为凸形。另外，在一些实施例中，上述蚀刻工艺可形成包括侧壁的轮廓。在其他实施例中，上述蚀刻工艺可形成一凹陷且平坦的表面。
请参考图12和图15，接着，进行方法300的步骤308，于有源区10中形成至少一栅极结构420；于有源区10中形成浅掺杂区440和442；以及于无源区20中形成至少一电阻结构450。上述栅极结构420和电阻结构450可包括单一层或多层结构。在本发明实施例中，栅极结构420可包括一栅极介电层422、包括一第一栅极层424和一第二栅极层426的一栅电极、栅极间隙壁428和一硬掩模层4230。电阻结构450可包括一介电层452、包括一第一层454和一第二层456的一电极、间隙壁458和一硬掩模层460。可以了解的是，可形成多个栅极结构420和电阻结构450。
于基板410上方设置栅极结构420，而于隔绝区412上方设置电阻结构450。栅极结构420和电阻结构450可位于大体上不同的平面上，换言之，栅极结构420的顶面并不会与电阻结构450的顶面对齐。在本发明实施例中，因为电阻结构450设置于包括凹陷414的隔绝区412的上方，所以电阻结构450的顶面低于栅极结构420的顶面。在一些实施例中，电阻结构450的顶面低于栅极结构420的顶面至少
Figure G2009101604690D00151
在其他实施例中，电阻结构450的顶面高于栅极结构420的顶面。
可以了解的是，可以利用相同的工艺步骤和相同的工艺材料，同时形成栅极结构420和电阻结构450。也可利用不同的工艺步骤和不同的工艺材料，各自形成栅极结构420和电阻结构450。或者，可以利用相同或不同的工艺步骤和工艺材料的组合来形成栅极结构420和电阻结构450。另外，可以利用镶嵌工艺和/或双镶嵌工艺形成栅极结构420和电阻结构450。栅极结构420和电阻结构450可包括任何适合的形状。举例来说，电阻结构450的形状可包括线形、狗骨头形(dog bone)、长方形、其他适当的形状和/或上述组合。可以了解的是，栅极结构420和电阻结构450可包括多个栅极结构420和电阻结构450。在一些实施例中，电阻结构450可包括一分离式电子保险丝(e-Fuse)。在一些实施例中，电阻结构450可包括一电子保险丝(e-Fuse)阵列。在一些实施例中，电阻结构250可包括一硅电子保险丝。
于半导体基板410上设置栅极介电层422，且于隔绝区412上设置介电层452。栅极介电层422和介电层452可为任何适当的介电材料。栅极介电层422和介电层452可还包括多个介电材料的多层结构。较佳地，上述介电材料可具有较高的完整性和较低的漏电流。在本发明实施例中，栅极介电层422和介电层452包括高介电常数(high-k)的材料。上述高介电常数(high-k)的材料可择自金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属的氮氧化物、金属铝酸盐、锆硅酸盐、锆铝酸盐、二氧化铪(HfO2)和/或上述组合。举例来说，介电材料还包括氧化硅、氮化硅、氮氧化硅、氧化铪、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(HfO2-alumina)合金、其他适当的高介电常数材料和/或上述组合。在一些实施例中，栅极介电层422和介电层452可包括一层二氧化硅层和一层高介电常数材料层。另外，栅极介电层422和介电层452可为具有相同或相异杂质的掺杂多晶硅。可利用化学气相沉积法(CVD)、物理气相沉积法(PVD)、原子层沉积法(ALD)、热氧化法、溅镀法、其他适当的工艺和/或上述组合形成栅极介电层422和介电层452。
于栅极介电层422上方设置包括第一栅极层424和第二栅极层426的闸电极。于介电层452上方设置包括第一层454和第二层456的电极。上述闸电极和上述电极可包括多晶硅、含硅材料、含锗材料、包括例如铝、铜、钨、钛、钽、氮化钛、氮化钽、镍硅化物、钴硅化物等金属、其他适当的导电材料和/或上述组合。在本发明实施例中，第一栅极层424和第一层454包括例如铝、铜、钨、钛、钽、氮化钛、氮化钽、镍硅化物、钴硅化物等金属，而第二栅极层426和第二层456包括多晶硅。可以了解的是，在其他实施例中，第一栅极层424、第一层454、第二栅极层426和第二层456可包括其他适当的材料，且可包括多层结构。可利用化学气相沉积法(CVD)、物理气相沉积法(PVD)、原子层沉积法(ALD)、热氧化法、溅镀法、其他适当的工艺和/或上述组合形成上述栅电极和上述电极。
位于栅极结构420每一个侧边的栅极间隙壁428以及位于电阻结构450每一个侧边的间隙壁458可包括一介电材料，举例来说，氮化硅、氧化硅、碳化硅、氮氧化硅、其他适当的材料和/或上述组合。在一些实施例中，栅极间隙壁428和间隙壁458可包括一多层结构。可利用化学气相沉积法(CVD)、物理气相沉积法(PVD)、原子层沉积法(ALD)和/或其他适当的工艺沉积介电材料，再经过蚀刻形成栅极间隙壁428和间隙壁458。
如上所述，可以同时形成栅极结构420和电阻结构450。在一些实施例中，可于半导体基板和隔绝区上形成一介电层和一电极层。然后，利用包括光刻图案化工艺和蚀刻工艺等工艺图案化上述介电层和上述电极层，以形成多个栅极结构和电阻结构。在一实施例中，为了图案化上述介电层和上述电极层，利用例如旋转涂布法(spin-on coating)的适当的工艺于电极层上形成一光致抗蚀剂层。然后，利用适当的光刻图案方法图案化上述光致抗蚀剂层，以形成一图案化光致抗蚀剂层。利用一干蚀刻工艺将光致抗蚀剂层的图案转移至图案化光致抗蚀剂层下方的介电层和电极层，以形成如图15所示的栅极结构的电极层和电阻结构的介电层。之后，可剥除上述光致抗蚀剂层。在其他实施例中，于上述电极层上形成一硬掩模层；于硬掩模层上形成一图案化光致抗蚀剂层；将图案化光致抗蚀剂层的图案转移至硬掩模层。之后，再将硬掩模层的图案转移至上述电极层上，以形成栅极结构的电极层和电阻结构的介电层。可以了解的是，上述实施例并非用以限制形成栅极结构420和电阻结构450的工艺步骤。
在本发明实施例中，于栅电极426和第二层456上方分别设置硬掩模层430和460。在本发明实施例中，硬掩模层430和460包括一含氮材料，举例来说，氮化硅、氮氧化硅、其他适当的含氮材料和/或上述组合。在其他实施例中，硬掩模层可包括非晶碳材料、碳化硅、其他适当的介电材料和/或上述组合。可利用化学气相沉积法(CVD)、物理气相沉积法(PVD)、等离子体增强型化学气相沉积法(plasma-enhanced CVD)、快速升温化学气相沉积法(rapid thermal CVD)、原子层沉积法(ALD)、金属-有机物化学气相沉积法(metal-organic CVD)、其他适当的工艺和/或上述组合形成硬掩模层430和460。硬掩模层430和460可包括单一层或多层。另外，硬掩模层230和260可包括任何适当的厚度。硬掩模层430和460的厚度约介于
Figure G2009101604690D00171
至
Figure G2009101604690D00172
之间。可以了解的是，硬掩模层430和460可包括类似或相异的成份、厚度等等。
于形成栅极间隙壁428之后，于半导体基板410中形成浅掺杂区440和442(也可视为浅掺杂源漏极区(LDD))。浅掺杂源漏极区440和442可为掺杂n型和/或p型，且可包括不同的掺杂浓度及分布(doping profile)。可利用例如离子注入法的任何适当的工艺形成浅掺杂源漏极区440和442。
请参考图12和图16，在步骤310中，移除设置于电阻结构450上方的硬掩模层460。可利用任何适当的工艺移除硬掩模层460。举例来说，如图16所示，移除硬掩模层460的步骤可包括于半导体装置400上形成一光致抗蚀剂层55；利用公知的光刻工艺图案化光致抗蚀剂层55；以及蚀刻上述光致抗蚀剂层55，以移除硬掩模层460。然后，移除上述光致抗蚀剂层55。
请参考图12和图17A，在步骤312中，形成掺杂区446和448，并掺杂包括第一层454和第二层456的电阻结构450的电极。掺杂区446和448可掺杂n型或p型掺质。举例来说，掺杂区446和448可掺杂例如硼或二氟化硼(BF2)的p型掺质。在其他实施例中，掺杂区446和448可掺杂例如磷或砷的n型掺质。掺杂区446和448可包括一源极区和一漏极区。上述源极区和漏极区可直接形成在半导体基板410上，且位于一P型阱结构、一N型阱结构、一双阱区结构中，或利用一升起式结构(raised structure)做为上述源极区和漏极区。上述源极区和漏极区可包括不同的掺杂浓度及分布(dopingprofile)，并且可利用多个离子注入工艺形成上述源极区和漏极区。在其他实施例中，掺杂区446和448可仅有单一掺杂区或具有复合掺杂区。可利用例如离子注入工艺和/或快速热氧化法(RTP)以活化掺杂区等任何适当的工艺形成掺杂区446和448。在本发明实施例中，于掺杂区446和448形成一凹陷444，其中掺杂区446和448系凹陷于半导体基板410的顶面。可利用任何适当的工艺形成凹陷444。在一些实施例中，半导体基板410的顶面与掺杂区446和448的顶面之间的距离至少为
Figure G2009101604690D00181
可以了解的是，在如图17B所示的一些实施例中，可使半导体基板410的顶面对齐于掺杂区446和448的顶面。
同样地，在步骤312中，掺杂电阻结构450，特别是掺杂包括第一层454和第二层456的电阻结构450的电极。上述电极可掺杂n型或p型掺质。举例来说，上述电极可掺杂例如硼或二氟化硼(BF2)的p型掺质。在其他实施例中，上述电极可掺杂例如磷或砷的n型掺质。在一些实施例中，电阻结构450可包括掺杂多晶硅。在一些实施例中，电阻结构450可包括掺杂非晶硅。可利用包括原位掺杂(in-situ doping)和/或离子注入的任何适当的工艺掺杂电阻结构450的电极。在一实施例中，可于形成掺杂区446和448的同时掺杂电极，例如可进行一同步离子注入工艺。在一实施例中，可各自独立的掺杂电极和掺杂区446和448，例如可利用各自独立的光刻图案化和蚀刻工艺，以形成电极和掺杂区446和448。独立掺杂的电阻结构450的电极可以更有弹性地调整电阻结构450的电阻率。
请参考图12和图18，在步骤314中，于掺杂区446、掺杂区448和电阻结构450中形成一硅化物，以形成掺杂硅化物区462和480。也可于栅极结构420中形成上述硅化物，以形成栅极硅化物区。硅化物区462和480可包括例如镍硅化物(NiSi)、镍铂硅化物(NiPtSi)、镍铂锗硅化物(NiPtGeSi)、镍锗硅化物(NiGeSi)、镱硅化物(YbSi)、铂硅化物(PtSi)、铱硅化物(IrSi)、铒硅化物(ErSi)、硅化物(CoSi)、其他适当的材料和/或上述组合等材料。可利用例如溅镀或蒸镀等物理气相沉积(PVD)、电镀、例如等离子体增强型化学气相沉积(PECVD)、常压化学气相沉积(APCVD)、低压化学气相沉积(LPCVD)、高密度等离子体化学气相沉积(HDPCVD)、原子层化学气相沉积(ALCVD)等化学气相沉积(CVD)、其他适当的沉积工艺和/或上述组合等方式沉积用于形成硅化物的上述材料。沉积形成硅化物的上述材料之后，在一高温下，沉积材料和掺杂区之间可产生反应而持续进行硅化工艺，其中上述高温温度的选择依据特定的材料或多种材料而定。也可视为一退火工艺，其可包括快速热退火工艺(RTP)。可需要单一步骤或多重步骤的快速热退火工艺(RTP)来反应形成的硅化物。
请参考图12和图19，其显示步骤316，从栅极结构420移除硬掩模层430。可以了解的是步骤316可于硅化工艺之前或之后进行，依据是否要于栅极结构420上形成硅化物区而定。可利用任何适当的工艺移除硬掩模层430。举例来说，如图19所示，移除硬掩模层230的方式可包括于半导体装置200上方形成一光致抗蚀剂层65；利用一公知的光刻工艺图案化上述光致抗蚀剂层65；以及蚀刻上述光致抗蚀剂层65，以移除上述硬掩模层230。接着，如图20所示，可移除上述光致抗蚀剂层65，并暴露出半导体装置400，以进行后续的工艺。图21A和图21B提供本发明不同实施例的电阻结构，其中上述电阻结构包括一电子保险丝(e-Fuse)。
如图20所示的方法300和半导体装置400提供一电阻结构450，其包括一种用于取代栅极工艺(replacement gate technology)的一种新的多晶硅电子保险丝(e-Fuse)。这种大体上位于与栅极结构不同的平面上的电阻结构提供一种具有较大电阻率、较低面积以及较佳程序化电压的电阻结构。在一些实施例中，电阻结构450可做为一区部内连线。
整体而言，本发明实施例的半导体装置提供以下优点：(1)与现行工艺完全相容，可以直接且容易地设置本发明实施例的电阻结构。(2)本发明实施例的电阻结构具有较小的面积(因为本发明实施例的电阻结构具有较小的面积而导致较高的电阻率)。(3)具有较小的变异量。(4)具有较佳的线性特性(例如具有较小的温度参数和电压参数)。(5)可以减少阻抗和电容不匹配的问题。(6)对变异量、线性特性和匹配的上述好处也会使芯片尺寸缩小。(7)可降低噪声耦合效应，本发明实施例的电阻结构设置于隔绝区上方，因而造成非常低的耦合电容。(7)需要一额外的掩模层。(8)具有较高的应用频率(例如本发明实施例的电阻结构实际上形成一电阻-电容梯形元件，其具有较低的截止频率)。(9)可消除对阻抗和电容匹配的疑虑。(10)具有较低的程序化电压。可以了解的是，为了达到上述优点，可交替地利用形成方法100和300、半导体装置200和400的步骤和元件，以得到多种的半导体装置及其形成方法。
总而言之，本发明实施例提供一种半导体装置及其形成方法，其包括一种电阻结构，上述电阻结构可解决现有技术的问题。在本发明的一实施例中，上述半导体装置包括一半导体基板；上述半导体基板的一有源区，其中上述有源区包括至少一晶体管；以及上述半导体基板的一无源区，其中上述无源区包括至少一电阻结构，设置于一隔绝区中，上述至少一电阻结构位于较上述至少一晶体管低的一平面上。上述半导体装置还包括一研磨停止层，设置于上述半导体基板上方，且介于上述至少一晶体管和上述至少一电阻结构之间。
在本发明一些实施例中，上述隔绝区包括一浅沟槽隔绝物(STI)。介于上述隔绝区的一顶面和上述半导体基板的一顶面之间的一距离可约介于
Figure G2009101604690D00201
至
Figure G2009101604690D00202
之间。介于上述至少一晶体管的一顶面和上述至少一电阻结构的一顶面之间的一距离可至少为
Figure G2009101604690D00203
在本发明一些实施例中，上述至少一晶体管包括一金属栅极晶体管。在本发明一些实施例中，上述至少一电阻结构包括至少一电阻或电子保险丝(e-Fuse)。在本发明一些实施例中，上述至少一电阻结构包括硅。在本发明一些实施例中，上述至少一电阻结构包括至少一分离式电阻、一分离式电子保险丝、一电阻阵列、一电子保险丝阵列和/或上述组合。在本发明一些实施例中，上述至少一电阻结构的形状包括线形、狗骨头形或长方形。在本发明一些实施例中，上述至少一电阻结构包括至少一掺杂多晶硅或掺杂非晶硅。并且，可利用原位掺杂(in-situ)或离子注入方式掺杂上述至少一电阻结构。
在本发明的一实施例中，上述半导体装置包括一半导体基板；上述基板的一有源区，其中上述有源区包括至少一晶体管；以及上述基板的一无源区，其中上述无源区包括至少一电阻结构，设置于一隔绝区中，且上述隔绝区具有一凹面。上述至少一电阻结构位于较上述至少一晶体管低的一平面上。上述半导体装置还包括一研磨停止层，设置于上述半导体基板上方，且介于上述至少一晶体管和上述至少一电阻结构之间。介于上述至少一晶体管的一顶面和上述至少一电阻结构的一顶面之间的一距离至少为
Figure G2009101604690D00211
在本发明一些实施例中，上述至少一晶体管包括一金属栅极晶体管。在本发明一些实施例中，上述至少一电阻结构包括至少一电阻或电子保险丝(e-Fuse)。在本发明一些实施例中，上述至少一电阻结构包括硅。在本发明一些实施例中，上述至少一电阻结构包括至少一分离式电阻、一分离式电子保险丝、一电阻阵列、一电子保险丝阵列和/或上述组合。在本发明一些实施例中，上述至少一电阻结构的形状包括线形、狗骨头形或长方形。在本发明一些实施例中，上述至少一电阻结构包括至少一掺杂多晶硅或掺杂非晶硅。并且，可利用原位掺杂(in-situ)或离子注入方式掺杂上述至少一电阻结构。
在本发明另一实施例中，上述半导体装置包括一半导体基板，其包括至少一有源区和至少一无源区；一栅极结构，设置于上述半导体基板上方，且位于上述半导体基板的至少一有源区中；以及一电阻结构，设置于上述基板上的一隔绝区上方，且位于上述半导体基板的至少一无源区中，上述电阻结构位于较上述栅极结构低的一平面上。上述半导体装置还包括至少一掺杂区，邻接于上述栅极结构的每一个侧边，上述至少一掺杂区包括一凹陷，其中上述半导体基板的一顶面和上述至少一掺杂区的一顶面之间具有一距离；以及一硅化物区，位于上述至少一掺杂区中。并且，在本发明一些实施例中，上述半导体装置还包括一研磨停止层，设置于上述半导体基板上方，且介于上述至少一晶体管和上述至少一电阻结构之间。
在本发明一些实施例中，上述隔绝区包括一凹陷，其中上述栅极结构的一顶面高于上述电阻结构的一顶面。在本发明一些实施例中，还包括一保护层，位于上述电阻结构上。上述保护层防止上述电阻结构暴露在一硅化物工艺中，而于上述电阻结构中形成一硅化物区。上述保护层包括一电阻保护氧化物。上述电阻保护氧化物包括氧化硅或氮化硅。在本发明一些实施例中，上述电阻保护氧化物的厚度介于
Figure G2009101604690D00221
至
Figure G2009101604690D00222
在本发明的一实施例中，一种半导体装置的制造方法，包括提供一半导体基板；于上述半导体基板上方形成至少一栅极结构，且于上述半导体基板上的一隔绝区上方形成至少一电阻结构，其中上述电阻结构位于较上述栅极结构低的一平面上；于上述半导体基板中形成至少一掺杂区；以及于上述至少一掺杂区中形成一硅化物。上述半导体装置的制造方法，于上述至少一掺杂区中形成上述硅化物之前还包括于上述电阻结构上方形成一保护层。在本发明一些实施例中，上述半导体装置的制造方法还包括于上述隔绝区中形成一凹陷，和/或于形成上述硅化物之前还包括于上述至少一掺杂区中形成一凹陷。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域的普通技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (15)

1.一种半导体装置，包括：
一半导体基板；
该半导体基板的一有源区，其中该有源区包括至少一晶体管；以及
该半导体基板的一无源区，其中该无源区包括至少一电阻结构，设置于一隔绝区中，所述至少一电阻结构位于较所述至少一晶体管低的一平面上。
2.如权利要求1所述的半导体装置，还包括一研磨停止层，设置于该半导体基板上方，且介于所述至少一晶体管和所述至少一电阻结构之间。
3.如权利要求1所述的半导体装置，其中介于该隔绝区的一顶面和该半导体基板的一顶面之间的一距离系介于
Figure A2009101604690002C1
至
Figure A2009101604690002C2
之间。
4.如权利要求1所述的半导体装置，其中介于所述至少一晶体管的一顶面和所述至少一电阻结构的一顶面之间的一距离至少为
Figure A2009101604690002C3
5.如权利要求1所述的半导体装置，其中所述至少一晶体管包括一金属栅极晶体管。
6.如权利要求1所述的半导体装置，其中所述至少一电阻结构包括至少一电阻或电子保险丝。
7.如权利要求1所述的半导体装置，其中所述至少一电阻结构包括至少一掺杂多晶硅或掺杂非晶硅。
8.如权利要求1所述的半导体装置，该晶体管还包括：
至少一栅极结构；
至少一掺杂区，邻接于该栅极结构的每一个侧边，所述至少一掺杂区包括一凹陷，其中该半导体基板的一顶面和所述至少一掺杂区的一顶面之间具有一距离；以及
一硅化物区，位于所述至少一掺杂区中。
9.如权利要求8所述的半导体装置，其中该隔绝区包括一凹陷，其中该栅极结构的一顶面高于该电阻结构的一顶面。
10.如权利要求8所述的半导体装置，还包括一保护层，位于该电阻结构上。
11.如权利要求10所述的半导体装置，其中该保护层包括氧化硅或氮化硅，且该保护层的厚度介于
Figure A2009101604690002C4
至
Figure A2009101604690002C5
之间。
12.一种半导体装置的制造方法，包括下列步骤：
提供一半导体基板；
于该半导体基板上方形成至少一栅极结构，且于该半导体基板上的一隔绝区上方形成至少一电阻结构，其中该电阻结构位于较该栅极结构低的一平面上；
于该半导体基板中形成至少一掺杂区；以及
于所述至少一掺杂区中形成一硅化物。
13.如权利要求12所述的半导体装置的制造方法，于所述至少一掺杂区中形成该硅化物之前还包括于该电阻结构上方形成一保护层。
14.如权利要求12所述的半导体装置的制造方法，还包括于该隔绝区中形成一凹陷。
15.如权利要求12所述的半导体装置的制造方法，于形成该硅化物之前还包括于所述至少一掺杂区中形成一凹陷。
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