CN101594139A - 一种基于源极跟随器的缓冲器 - Google Patents

Abstract

本发明公开了一种基于源极跟随器的缓冲器，属于模拟集成电路设计技术领域。所述缓冲器包括：伪差分输入级，用于接收差分输入信号；交叉耦合共源级，与伪差分输入级相连，用于形成负电阻，抵消缓冲器的输出电阻；电流源，与伪差分输入级相连，用于提供缓冲器支路电流；电容负载，与伪差分输入级相连，用于作为缓冲器的输出负载。本发明通过交叉耦合共源级形成负电阻，进而抵消高速缓冲器的输出电阻，实现了单位增益缓冲输出；通过理论分析和仿真验证，本发明实现了超高速、单位增益缓冲输出和高动态特性的基于源极跟随器的缓冲器。

Description

一种基于源极跟随器的缓冲器

技术领域

本发明涉及模拟集成电路设计技术领域，特别涉及一种基于源极跟随器的缓冲器。

背景技术

全并行模数转换器(flash ADC)是各种类型模数转换器中转换速度最快的一种，其主要应用在低精度和超高速(采样频率大于1GHz)的数据采集领域中。图1示出了全并行模数转换器的模拟前端电路示意图，其主要包括开环采样保持电路、超高速缓冲器和预放大器。通常情况下，由于全并行模数转换器需要并行处理输入的模拟信号，同时还需要2^N-1个预放大器并行连接以增加输入电容，因此，需要在开环采样保持电路的输出增加一级超高速缓冲器，以便驱动后续的并行连接的2^N-1个预放大器。

图2示出了传统超高速缓冲器的电路结构示意图，该电路是基于简单的PMOS晶体管的源极跟随器。通过对该电路进行小信号分析，可以得出该电路的增益为：

$A_v=\frac{g_{m\mathrm{1,2}}{r}_o}{1+g_{m\mathrm{1,2}}{r}_o}---\left(1\right)$

其中，g_m1，2是PMOS晶体管Mp1和Mp2的跨导，r₀是输出节点的总电阻。由公式(1)可以得知增益A_v小于1，对于模数转换器的模拟输入信号而言，输入信号Vin经过前端采样保持电路和超高速缓冲器之后信号幅度变为A_v·Vin，从而使得前端开环采样保持电路和超高速缓冲器了影响了模数转换过程的整体动态性能。图3示出了一种自偏置超高速缓冲器的电路结构示意图，通过对该电路进行小信号分析，可以得出该电路的增益为：

$A_v=\frac{(g_{m\mathrm{1,2}}+g_{m\mathrm{3,4}})r_o}{1+g_{m\mathrm{1,2}}{r}_o}\left\{\begin{array}{c}>1\\ =1\end{array}\right.---\left(2\right)$

其中，g_m1，2是PMOS晶体管Mp1和Mp2的跨导，g_m3，4是PMOS晶体管Mp3和Mp4的跨导，r₀是输出节点的总电阻；由公式(2)可以得知，该高速缓冲器实现了单位增益。

但是，传统超高速缓冲器由于对小信号的电路增益小于1，使得模拟输入信号损失过大；自偏置超高速缓冲器虽然实现了单位增益，可是由于动态偏置PMOS晶体管Mp3和Mp4在正常工作时要进入线性区，使得该电路的动态性能变差，需要增加校准电路以改善电路的动态性能，这样就会降低对前端电路动态性能的要求。

发明内容

为了解决现有高速缓冲器信号增益小于1、模拟输入信号损失大和动态性能差等问题，本发明提出了一种基于源极跟随器的缓冲器，所述缓冲器包括：

伪差分输入级，用于接收差分输入信号；

交叉耦合共源级，与所述伪差分输入级相连，用于形成负电阻，抵消缓冲器的输出电阻；

电流源，与所述伪差分输入级相连，用于提供缓冲器支路电流；

电容负载，与所述伪差分输入级相连，用于作为缓冲器的输出负载。

所述伪差分输入级包括第一晶体管和第二晶体管；所述第一晶体管的漏极接地电压，所述第一晶体管的栅极接第一输入端，所述第一晶体管的源极和衬底接第一输出端；所述第二晶体管的漏极接地电压，所述第二晶体管的栅极接第二输入端，所述第二晶体的源极和衬底接第二输出端。

所述交叉耦合共源级包括第三晶体管和第四晶体管；所述第三晶体管的漏极与所述第一输出端相连，所述第三晶体管的栅极与所述第二输出端相连，所述第三晶体管的源极和衬底接地电压；所述第四晶体管的漏极与所述第二输出端相连，所述第四晶体管的栅极与所述第一输出端相连，所述第四晶体管的源极和衬底接地电压。

所述交叉耦合共源级包括第三晶体管和第四晶体管；所述第三晶体管的漏极与所述第一输出端相连，所述第三晶体管的栅极与所述第二输出端相连，所述第三晶体管的源极和衬底接电源电压；所述第四晶体管的漏极与所述第二输出端相连，所述第四晶体管的栅极与所述第一输出端相连，所述第四晶体管的源极和衬底接电源电压。

所述电流源包括第一电流源和第二电流源；所述第一电流源的输入端与电源电压相连，所述第一电流源的输出端与所述第一输出端相连；所述第二电流源的输入端与电源电压相连，所述第二电流源的输出端与所述第二输出端相连。

所述电容负载包括第一电容负载和第二电容负载；所述第一电容负载的一端与所述第一输出端相连，所述第一电容负载的另一端接到地电压；所述第二电容负载的一端与所述第二输出端相连，所述第二电容负载的另一端接到地电压。

所述第一晶体管和第二晶体管为PMOS型晶体管。

所述第三晶体管和第四晶体管为NMOS型晶体管。

所述第三晶体管和第四晶体管为PMOS型晶体管。

有益效果：本发明通过交叉耦合共源级形成负电阻，进而抵消高速缓冲器的输出电阻，实现了单位增益缓冲输出；通过理论分析和仿真验证，本发明实现了超高速、单位增益缓冲输出和高动态特性的基于源极跟随器的缓冲器。

附图说明

图1是现有技术全并行模数转换器中模拟前端的电路原理示意图；

图2是现有技术传统超高速缓冲器的电路结构示意图；

图3是现有技术自偏置超高速缓冲器的电路结构示意图；

图4是本发明实施例1基于源极跟随器的缓冲器的电路结构示意图；

图5是本发明实施例2基于源极跟随器的缓冲器的电路结构示意图；

图6是本发明实施例基于源极跟随器的缓冲器的传输特性曲线图；

图7是本发明实施例基于源极跟随器的缓冲器的动态特性图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

实施例1

参见图4，本发明实施例提供了一种基于源极跟随器的缓冲器，该缓冲器包括：

伪差分输入级，用于接收差分输入信号；

交叉耦合共源级，与伪差分输入级相连，用于形成负电阻，抵消缓冲器的输出电阻；

电流源，与伪差分输入级相连，用于提供缓冲器支路电流；

电容负载，与伪差分输入级相连，用于作为缓冲器的输出负载。

其中，伪差分输入级包括第一PMOS晶体管110(Mp1)和第二PMOS晶体管111(Mp2)；第一PMOS晶体管110的漏极接地电压GND(141)，第一PMOS晶体管110的栅极接第一输入端102(Vip)，第一PMOS晶体管110的源极和衬底接第一输出端106(Vop)；第二PMOS晶体管111的漏极接地电压GND(141)，第二PMOS晶体管111的栅极接第二输入端104(Vin)，第二PMOS晶体管111的源极和衬底接第二输出端108(Von)。

其中，交叉耦合共源级包括第三NMOS晶体管112(Mn3)和第四NMOS晶体管113(Mn4)；第三NMOS晶体管112的漏极与第一输出端106相连，第三NMOS晶体管112的栅极与第二输出端108相连，第三NMOS晶体管112的源极和衬底接地电压GND(141)；第四NMOS晶体管113(Mn4)的漏极与第二输出端108相连，第四NMOS晶体管113的栅极与第一输出端106相连，第四NMOS晶体管113的源极和衬底接地电压GND(141)。

其中，电流源包括第一电流源122(Ib)和第二电流源121(Ib)；第一电流源122的输入端与电源电压VDD(142)相连，第一电流源122的输出端与第一输出端106相连；第二电流源121的输入端与电源电压VDD(142)相连，第二电流源121的输出端与第二输出端108相连。

其中，电容负载包括第一电容负载131(C_L)和第二电容负载132(C_L)；第一电容负载131的一端与第一输出端106相连，第一电容负载131的另一端接到地电压GND(141)；第二电容负载132的一端与第二输出端108相连，第二电容负载132的另一端接到地电压GND(141)。

本实施例提供的基于源极跟随器的缓冲器中的交叉耦合共源级形成了负电阻，从而抵消了缓冲器的输出电阻，实现了单位增益缓冲输出。

实施例2

参见图5，本发明实施例还提供了另一种基于源极跟随器的缓冲器，所述缓冲器包括：

伪差分输入级，用于接收差分输入信号；

交叉耦合共源级，与伪差分输入级相连，用于形成负电阻，抵消缓冲器的输出电阻；

电流源，与伪差分输入级相连，用于提供缓冲器支路电流；

电容负载，与伪差分输入级相连，用于作为缓冲器的输出负载。

其中，伪差分输入级包括第一PMOS晶体管210(Mp1)和第二PMOS晶体管211(Mp2)；第一PMOS晶体管210的漏极接地电压GND(241)，第一PMOS晶体管210的栅极接第一输入端202(Vip)，第一PMOS晶体管210的源极和衬底接第一输出端206(Vop)；第二PMOS晶体管211(Mp2)的漏极接地电压GND(241)，第二PMOS晶体管211的栅极接第二输入端204(Vin)，第二PMOS晶体管211的源极和衬底接第二输出端208(Von)。

其中，交叉耦合共源级包括第三PMOS晶体管212(Mp3)和第四PMOS晶体管213(Mp4)；第三PMOS晶体管212的漏极与第一输出端206相连，第三PMOS晶体管212的栅极与第二输出端208相连，第三PMOS晶体管212的源极和衬底接电源电压VDD(242)；第四PMOS晶体管213的漏极与第二输出端208相连，第四PMOS晶体管213的栅极与第一输出端206相连，第四PMOS晶体管213的源极和衬底接电源电压VDD(242)。

其中，电流源包括第一电流源222(Ib)和第二电流源221(Ib)；第一电流源222的输入端与电源电压VDD(242)相连，第一电流源222的输出端与第一输出端206相连；第二电流源221的输入端与电源电压VDD(242)相连，第二电流源221的输出端与第二输出端208相连。

其中，电容负载包括第一电容负载231(C_L)和第二电容负载232(C_L)；第一电容负载231的一端与第一输出端206相连，第一电容负载231的另一端接到地电压GND(241)；第二电容负载232(Mn4)的一端与第二输出端208相连，第二电容负载232的另一端接到地电压GND(241)。

本实施例提供的基于源极跟随器的缓冲器中的交叉耦合共源级形成了负电阻，从而抵消了缓冲器的输出电阻，实现了单位增益缓冲输出。

为了更加详细地说明本发明实施例提供的基于源极跟随器的缓冲器可以实现单位增益缓冲输出，进行如下定量分析。如图4所示，交叉耦合共源级形成负电阻，抵消缓冲器的输出电阻。假如只考虑影响缓冲输出传输特性的主要因素，忽略晶体管的寄生电容，可以得到本发明实施例缓冲器的传输函数：

$A_v=\frac{g_{m\mathrm{1,2}}{r}_o}{g_{m\mathrm{1,2}}{r}_o+\frac{g_{m\mathrm{3,4}}}{g_{m\mathrm{3,4}}-\frac{1}{r_o}}}\left\{\begin{array}{c}>1\\ =1\end{array}\right.---\left(3\right)$

其中，g_m1，2是PMOS晶体管Mp1和Mp2的跨导，g_m3，4是NMOS晶体管Mn3和Mn4的跨导，r₀是输出节点总电阻，由公式(3)可知该缓冲器实现了单位增益。

采用SMIC(中芯国际集成电路制造有限公司)的CMOS

混合信号工艺仿真图4所示的超高速缓冲器，得到如图6所示的该超高速缓冲器的传输特性曲线图，该曲线图的纵坐标和横坐标分别表示幅度特性和相应的频率(Hz)。由该曲线图可知该超高速缓冲器实现了单位增益缓冲输出，信号带宽在700MHz时输出增益为1，从而验证了公式(3)，实现了单位增益缓冲输出。

采用SMIC的CMOS

混合信号工艺，将开环采样保持电路和超高速缓冲器联合仿真验证其动态性能。采样频率为2GHz，输入信号频率为696.09375MHz，应用在6bit 2GHz采样率flash ADC中，要求开环采样保持电路和超高速缓冲器的SFDR至少为55dB。采用HSPICE进行时域仿真，然后在MATLAB做FFT分析，如图7所示。在10mA电流，1.8V电压下，无杂散动态范围(SFDR)可以达到57.79dB，总谐波失真为-57.12dB。在相同功耗下，传统超高速缓冲器的动态特性可以达到58dB。自偏置超高速缓冲器虽然实现了单位增益缓冲输出，但是其动态性能由于动态偏置晶体管工作会进入线性区使得其总谐波失真为-50dB。

本发明实施例通过交叉耦合共源级形成负电阻，进而抵消高速缓冲器的输出电阻，实现了单位增益缓冲输出；通过理论分析和仿真验证，本发明实现了超高速(2GHz采样率)、单位增益缓冲输出(大于等于1)、高动态特性(57.79dB应用在6bit 2GHz采样率flash ADC)的基于源极跟随器的缓冲器。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种基于源极跟随器的缓冲器，其特征在于，所述缓冲器包括：

伪差分输入级，用于接收差分输入信号；

交叉耦合共源级，与所述伪差分输入级相连，用于形成负电阻，抵消缓冲器的输出电阻；

电流源，与所述伪差分输入级相连，用于提供缓冲器支路电流；

电容负载，与所述伪差分输入级相连，用于作为缓冲器的输出负载。

2.如权利要求1所述的基于源极跟随器的缓冲器，其特征在于，所述伪差分输入级包括第一晶体管和第二晶体管；所述第一晶体管的漏极接地电压，所述第一晶体管的栅极接第一输入端，所述第一晶体管的源极和衬底接第一输出端；所述第二晶体管的漏极接地电压，所述第二晶体管的栅极接第二输入端，所述第二晶体的源极和衬底接第二输出端。

3.如权利要求2所述的基于源极跟随器的缓冲器，其特征在于，所述交叉耦合共源级包括第三晶体管和第四晶体管；所述第三晶体管的漏极与所述第一输出端相连，所述第三晶体管的栅极与所述第二输出端相连，所述第三晶体管的源极和衬底接地电压；所述第四晶体管的漏极与所述第二输出端相连，所述第四晶体管的栅极与所述第一输出端相连，所述第四晶体管的源极和衬底接地电压。

4.如权利要求2所述的基于源极跟随器的缓冲器，其特征在于，所述交叉耦合共源级包括第三晶体管和第四晶体管；所述第三晶体管的漏极与所述第一输出端相连，所述第三晶体管的栅极与所述第二输出端相连，所述第三晶体管的源极和衬底接电源电压；所述第四晶体管的漏极与所述第二输出端相连，所述第四晶体管的栅极与所述第一输出端相连，所述第四晶体管的源极和衬底接电源电压。

5.如权利要求3或4所述的基于源极跟随器的缓冲器，其特征在于，所述电流源包括第一电流源和第二电流源；所述第一电流源的输入端与电源电压相连，所述第一电流源的输出端与所述第一输出端相连；所述第二电流源的输入端与电源电压相连，所述第二电流源的输出端与所述第二输出端相连。

6.如权利要求3或4所述的基于源极跟随器的缓冲器，其特征在于，所述电容负载包括第一电容负载和第二电容负载；所述第一电容负载的一端与所述第一输出端相连，所述第一电容负载的另一端接到地电压；所述第二电容负载的一端与所述第二输出端相连，所述第二电容负载的另一端接到地电压。

7.如权利要求2所述的基于源极跟随器的缓冲器，其特征在于，所述第一晶体管和第二晶体管为PMOS型晶体管。

8.如权利要求3所述的基于源极跟随器的缓冲器，其特征在于，所述第三晶体管和第四晶体管为NMOS型晶体管。

9.如权利要求4所述的基于源极跟随器的缓冲器，其特征在于，所述第三晶体管和第四晶体管为PMOS型晶体管。

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