CN101587884A - 堆叠式芯片封装结构及其制作方法 - Google Patents

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Abstract

一种堆叠式芯片封装结构，包括一芯片承载器、一第一芯片、一第二芯片、一第三芯片与一绝缘材料。芯片承载器包括二芯片座以及多个环绕这两个芯片座的引脚。第一芯片配置于其中一芯片座上。第二芯片配置于另一芯片座上。其中，第一芯片与第二芯片通过打线接合技术与这些引脚电性连接。第三芯片横跨于第一芯片与第二芯片之间，且第三芯片分别与第一芯片及第二芯片电性连接。绝缘材料配置于芯片承载器上，以包覆第一芯片、第二芯片与第三芯片，且填充于这两个芯片座与各引脚之间。

Description

堆叠式芯片封装结构及其制作方法
技术领域
本发明是有关于一种芯片封装结构及其制作方法，且特别是有关于一种堆叠式芯片封装结构及其制作方法。
背景技术
在半导体产业中，集成电路(integrated circuits，IC)的生产主要可分为三个阶段：集成电路的设计(IC design)、集成电路的制作(ICprocess)及集成电路的封装(IC package)。
在集成电路的制作中，芯片(chip)是经由晶片(wafer)制作、形成集成电路以及切割晶片(wafer sawing)等步骤而完成。晶片具有一主动面(active surface)，其泛指晶片的具有主动元件(active device)的表面。当晶片内部的集成电路完成之后，晶片的主动面更配置有多个焊垫(bonding pad)，以使最终由晶片切割所形成的芯片可经由这些焊垫而向外电性连接于一承载器(carrier)。承载器例如为一导线架(leadframe)或一封装基板(package substrate)。芯片可以打线接合(wire bonding)或覆晶接合(flip chip bonding)的方式连接至承载器上，使得芯片的这些焊垫可电性连接于承载器的接点，以构成一芯片封装结构。
图1A-图1E绘示为在日本专利申请案公开案第2005-317998号中所揭露的一种半导体装置的制作流程剖面示意图。首先，请参看图1A，提供具有一铜箔21，此铜箔21具有分别形成于其上表面及下表面的一作为电性接点的第一图案化金属层22以及一第二图案化金属层23。请参看图1B，于铜箔21的下表面上形成一蚀刻阻抗层24，接着，利用第一图案化金属层22作为一蚀刻掩膜(etching mask)对铜箔21的上表面进行一半蚀刻(half-etching)工艺，以于在铜箔21的上表面上形成多个凹部R。之后，请参看图1C，由使用粘着层20将半导体装置11固定于其中一作为芯片座的凹部R上，且在半导体装置11与铜箔21的打线接合部12之间形成多条导线16。接着，请参看图1D，于铜箔21的上表面上形成一第二绝缘材料18，以包覆半导体装置11、导线16，以及铜箔21的上表面。最后，请参看图1E，利用第二图案化金属层23作为蚀刻掩膜对铜箔21的下表面进行背蚀刻工艺，以形成具有面数组引脚(area array lead)的芯片封装结构10。
上述这种利用整块铜箔去蚀刻出芯片座及引脚的方式为一种新型式的QFN封装态样，其优点是引脚数目可以增加，使依据上述流程制作而成的封装体可朝向微型化与高密度化的方向发展。然而，目前这种新型QFN封装态样主要是做单一芯片的封装，并无法符合多芯片模块封装的潮流。因此，如何改良目前这种新型QFN型式的封装结构的制作流程，而制作出可整合更多芯片数量的堆叠式芯片封装结构，实为亟待解决的一大难题。
发明内容
本发明提供一种堆叠式芯片封装结构及其制作方法，其主要是将芯片堆叠的概念导入新型QFN封装态样中，以提高芯片封装结构整体的构装密度。
本发明提出一种堆叠式芯片封装结构，其包括一芯片承载器、一第一芯片、一第二芯片、一第三芯片以及一绝缘材料。芯片承载器具有一第一表面以及与其相对应的一第二表面，且芯片承载器包括二芯片座以及多个环绕这两个芯片座的引脚。第一芯片配置于其中一芯片座上。第二芯片配置于另一芯片座上。其中，第一芯片与第二芯片以多条第一导线与这些引脚电性连接。第三芯片横跨于第一芯片与第二芯片之间，且第三芯片与第一芯片及第二芯片电性连接。绝缘材料配置于芯片承载器上，以包覆第一芯片、第二芯片与第三芯片，且填充于这两个芯片座与各引脚之间。
在本发明的一实施例中，第三芯片以多多条第二导线与第一芯片及第二芯片电性连接。
在本发明的一实施例中，堆叠式芯片封装结构还包括多个凸块，配置于第三芯片与第一芯片以及第三芯片与第二芯片之间，使第三芯片通过这些凸块与第一芯片及第二芯片电性连接。
在本发明的一实施例中，芯片承载器还包括一镍/银或是镍/金层，配置于芯片承载器的第一表面。
在本发明的一实施例中，芯片承载器还包括一镍/银或是镍/金层，配置于芯片承载器的第二表面。
在本发明的一实施例中，第三芯片更可以多多条第三导线与上述引脚电性连接。
本发明另提出一种堆叠式芯片封装结构的制作方法，其包括下列步骤。首先，提供一金属板材、一第一芯片、一第二芯片以及一第三芯片。此金属板材具有一第一表面以及一第二表面，金属板材的第一表面与第二表面上分别形成有一第一图案化金属层与一第二图案化金属层，且第三芯片的一表面具有多个凸块。接下来，以第一图案化金属层为一蚀刻掩膜对金属板材的第一表面进行一半蚀刻工艺，以于金属板材的第一表面形成多个第一凹部。其中，这些第一凹部将金属板材定义出二芯片座以及多个环绕这两个芯片座的引脚。之后，将第一芯片与第二芯片分别固定于这两个芯片座上，并利用打线接合技术电性连接第一芯片与部分的引脚以及第二芯片与其它的引脚。接着，将第三芯片横跨于第一芯片与第二芯片上，并利用覆晶接合技术使第三芯片通过这些凸块与第一芯片与第二芯片电性连接。再来，于金属板材的第一表面上形成一绝缘材料，其中此绝缘材料包覆第一芯片、第二芯片与第三芯片，且填充于这些第一凹部中。最后，以第二图案化金属层为一蚀刻掩膜对金属板材的第二表面进行一背蚀刻工艺，以于金属板材的第二表面形成多个第二凹部。其中，这些第二凹部分别对应于上述第一凹部，并暴露出填充于这些第一凹部内的绝缘材料，以使这两个芯片座及这些引脚彼此电性绝缘。
在本发明的一实施例中，金属板材为一铜箔。
在本发明的一实施例中，第一图案化金属层为一镍/银或是镍/金层。
在本发明的一实施例中，第二图案化金属层为一镍/银或是镍/金层。
在本发明的一实施例中，第一芯片是利用一粘着层固定于芯片座上。
在本发明的一实施例中，第二芯片是利用一粘着层固定于芯片座上。
本发明再提出一种堆叠式芯片封装结构的制作方法，其包括下列步骤。首先，提供一金属板材、一第一芯片、一第二芯片以及一第三芯片。其中，此金属板材具有一第一表面、一第二表面、一第一图案化金属层与一第二图案化金属层，此第一图案化金属层与第二图案化金属层分别配置于第一表面与第二表面上，且金属板材具有多个位于第一表面上的第一凹部，以将金属板材定义出二芯片座以及多个环绕这两个芯片座的引脚，且第三芯片的一表面具有多个凸块。之后，将第一芯片与第二芯片分别固定于这两个芯片座上。接着，利用打线接合技术电性连接第一芯片与部分的引脚以及第二芯片与其它的引脚。之后，将第三芯片横跨于第一芯片与第二芯片上，并电性连接第三芯片与第一芯片以及第二芯片。再来，于金属板材的第一表面上形成一绝缘材料，其中此绝缘材料包覆第一芯片、第二芯片与第三芯片，且填充于这些第一凹部中。最后，利用第二图案化金属层为一蚀刻掩膜对金属板材的第二表面进行一背蚀刻工艺，以于金属板材的第二表面形成多个第二凹部。其中，这些第二凹部分别对应于上述第一凹部，并暴露出填充于这些第一凹部内的绝缘材料，以使这些芯片座及引脚彼此电性绝缘。
在本发明的一实施例中，金属板材为一铜箔。
在本发明的一实施例中，第一芯片是利用一粘着层固定于芯片座上。
在本发明的一实施例中，第二芯片是利用一粘着层固定于芯片座上。
在本发明的一实施例中，第一图案化金属层为一镍/银或是镍/金层。
在本发明的一实施例中，第二图案化金属层为一镍/银或是镍/金层。
本发明的堆叠式芯片封装结构是主要是利用打线接合技术将两个芯片固定于芯片承载器的芯片座上，并使其与引脚电性连接。接着，再将另一芯片以覆晶接合的方式堆叠于这两片芯片上，即完成新型QFN型式的堆叠式芯片封装结构的制作。本发明提出上述新的制作流程，将堆叠式芯片封装的概念导入新型QFN型式的封装结构中，以达到封装结构所需的微型化与高密度化的目的。
附图说明
为让本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下，其中：
图1A-图1E绘示为在日本专利申请案公开案第2005-317998号中所揭露的一种半导体装置的制作流程剖面示意图。
图2A-图2G绘示为根据本发明的一实施例的一种堆叠式芯片封装结构的制作流程剖面示意图。
具体实施方式
本发明所提出的堆叠式芯片封装结构的制作方法可应用于不同类型的芯片的整合，如一般常见的数字芯片、模拟芯片或内存芯片等。为了涵盖上述变化，下文中是以第一芯片、第二芯片与第三芯片来指称不同类型的芯片。
图2A-图2G绘示为根据本发明的一实施例的一种堆叠式芯片封装结构的制作流程剖面示意图。在此实施例中，是以新型QFN封装态样为例以作说明。首先，请参考图2A所示，提供一金属板材110、一第一芯片120、一第二芯片130以及一第三芯片140。金属板材110具有一第一表面110a以及与其相对的一第二表面110b，且金属板材110的第一表面110a与第二表面110b上分别形成有一第一图案化金属层112与一第二图案化金属层114。在本发明的一实施例中，金属板材110为铜箔，而第一图案化金属层112与第二图案化金属层114可为由电镀而形成的一镍/银或是镍/金层。此第一图案化金属层112与第二图案化金属层114亦可防止金属板材110氧化。此外，第一芯片120的主动面上具有至少一芯片焊垫122，而第二芯片130的主动面上亦具有至少一芯片焊垫132，且第三芯片140的主动面上配置有多个凸块142。
接下来，请参考图2B所示，以第一图案化金属层112为一蚀刻掩膜对此金属板材110的第一表面110a进行一半蚀刻工艺，以于此金属板材110的第一表面110a上形成多个第一凹部R1。而这些第一凹部R1会将金属板材110定义出二芯片座116a、116b以及多个环绕着芯片座116a、116b***的引脚118。
之后，请参考图2C所示，将第一芯片120与第二芯片130分别固定于二芯片座116a、116b上。在此实施例中，是先于芯片座116a、116b上分别形成一粘着层150，再使第一芯片120与第二芯片130由此粘着层150而分别固定于芯片座116a、116b上。
接着，请参考图2D所示，利用打线接合技术电性连接第一芯片120与部分的引脚118以及第二芯片130与其它的引脚118。在此实施例中，是利用打线接合技术于第一芯片120的芯片接垫122与引脚118之间形成多条第一导线160，使第一芯片120可通过这些第一导线160与部分的引脚118电性连接。同样地，由打线接合技术于第二芯片130的芯片接垫132与其它引脚118之间形成多条第二导线162，使第二芯片130可通过这些第二导线162与其它的引脚118电性连接。
之后，请参考图2E所示，将第三芯片140横跨于第一芯片120与第二芯片130上，并利用覆晶接合技术使第三芯片140通过配置于其主动面上的这些凸块142使其与第一芯片120及第二芯片130电性连接。在此实施例中，第三芯片140是通过覆晶接合技术与第一芯片120及第二芯片130电性连接。然而，第三芯片140亦可由打线接合技术与第一芯片120及第二芯片130电性连接，本发明对此不作任何限制。此外，第三芯片140亦可由多条以打线接合技术形成的第三导线(图中未示)与引脚118电性连接。
接下来，请参考图2F所示，于金属板材110的第一表面110a上形成一绝缘材料170(即封装胶体)，此绝缘材料170是包覆第一芯片120、第二芯片130、第三芯片140、第一导线160与第二导线162，且填充于这些第一凹部R1中，以保护图2F中所示的芯片座116a、116b、引脚118、第一芯片120、第二芯片130、第三芯片140、第一导线160与第二导线162免于受损以及污染。
最后，请参考图2G所示，以第二图案化金属层114为一蚀刻掩膜对金属板材110的第二表面110b进行一背蚀刻工艺，以于此金属板材110的第二表面110b上形成多个第二凹部R2。这些第二凹部R2分别对应于上述的第一凹部R1，并暴露出填充于第一凹部R1内的绝缘材料170，以使芯片座116a、116b与这些引脚118彼此电性绝缘。此金属板材110即可作为一芯片承载器110’来使用。如此，即完成将一覆晶芯片堆叠于两个打线接合芯片上的堆叠式芯片封装结构100的制作流程。
在以上实施例中，是利用整块铜箔去蚀刻出芯片承载器的芯片座与引脚。之后，再进行芯片堆叠的工艺，以完成整个堆叠式芯片封装结构100的制作流程。然而，亦可先于金属板材110的第一表面110a及第二表面110b上分别形成一第一图案化金属层112与一第二图案化金属层。接着，利用冲压(punch)的方式直接于金属板材110的第一表面110a上形成多个第一凹部R1。之后，同样进行如图2C-图2G中所示的步骤，亦可完成堆叠式芯片封装结构100’的制作。
在以上实施例中，皆是以两层芯片的堆叠为例以作说明。然而，此概念亦可应用于多层芯片的堆叠，本发明对于芯片堆叠的层数不作任何限制。
综上所述，本发明的堆叠式芯片封装结构是利用半蚀刻工艺或是冲压工艺于金属板材上形成多个第一凹部，以由这些第一凹部定义出两芯片座以及多个引脚。之后，将两片芯片分别配置于芯片座上，再利用打线接合技术使其与引脚电性连接。接着，将另一芯片以覆晶接合的方式堆叠于这两片芯片上，即完成新型QFN封装态样的堆叠式芯片封装结构的制作。本发明提出上述新的制作流程，将堆叠式芯片封装的概念导入新型QFN封装态样的封装结构中，以达到封装结构所需的微型化与高密度化的目的。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视本发明的权利要求范围所界定的为准。

Claims (12)

1.一种堆叠式芯片封装结构，其特征在于，包括：
一芯片承载器，具有一第一表面以及与其相对应的一第二表面，且该芯片承载器包括二芯片座以及多个环绕二该芯片座的引脚；
一第一芯片，配置于其中一该芯片座上；
一第二芯片，配置于另一该芯片座上，其中该第一芯片与该第二芯片以多条第一导线与所述引脚电性连接；
一第三芯片，横跨于该第一芯片与该第二芯片之间，且该第三芯片与该第一芯片及该第二芯片电性连接；以及
一绝缘材料，配置于该芯片承载器上，以包覆该第一芯片、该第二芯片与该第三芯片，且填充于二该芯片座与各该引脚之间。
2.如权利要求1所述的堆叠式芯片封装结构，其特征在于，其中该第三芯片是以多条第二导线与该第一芯片及该第二芯片电性连接。
3.如权利要求1所述的堆叠式芯片封装结构，其特征在于，其中还包括多个凸块，配置于该第三芯片与该第一芯片以及该第三芯片与该第二芯片之间，使该第三芯片通过所述凸块与该第一芯片及该第二芯片电性连接。
4.如权利要求1所述的堆叠式芯片封装结构，其特征在于，其中该芯片承载器还包括一镍/银或是镍/金层，配置于该芯片承载器的该第一表面与该第二表面。
5.如权利要求1所述的堆叠式芯片封装结构，其特征在于，其中该第三芯片还以多条第三导线与所述引脚电性连接。
6.一种堆叠式芯片封装结构的制作方法，其特征在于，包括：
提供一金属板材、一第一芯片、一第二芯片以及一第三芯片，其中该金属板材具有一第一表面以及一第二表面，该金属板材的该第一表面及第二表面上分别形成有一第一图案化金属层及一第二图案化金属层，且该第三芯片的一表面具有多个凸块；
以该第一图案化金属层为一蚀刻掩膜对该金属板材的该第一表面进行一半蚀刻工艺，以于该金属板材的该第一表面形成多个第一凹部，其中所述第一凹部将该金属板材定义出二芯片座以及多个环绕二该芯片座的引脚；
将该第一芯片与该第二芯片分别固定于二该芯片座上；
利用打线接合技术电性连接该第一芯片与部分的所述引脚以及该第二芯片与其它的所述引脚；
将该第三芯片横跨于该第一芯片与该第二芯片上，并电性连接该第三芯片与该第一芯片以及该第二芯片；
于该金属板材的该第一表面上形成一绝缘材料，其中该绝缘材料包覆该第一芯片、该第二芯片与该第三芯片，且填充于所述第一凹部中；以及
以该第二图案化金属层为一蚀刻掩膜对该金属板材的该第二表面进行一背蚀刻工艺，以于该金属板材的该第二表面形成多个第二凹部，其中所述第二凹部分别对应于所述第一凹部，并暴露出填充于所述第一凹部内的该绝缘材料，以使所述芯片座及所述引脚彼此电性绝缘。
7.如权利要求6所述的堆叠式芯片封装结构的制作方法，其特征在于，其中该第一芯片是利用一粘着层固定于该芯片座上。
8.如权利要求6所述的堆叠式芯片封装结构的制作方法，其特征在于，其中该第二芯片是利用一粘着层固定于该芯片座上。
9.一种堆叠式芯片封装结构的制作方法，其特征在于，包括：
提供一金属板材、一第一芯片、一第二芯片以及一第三芯片，其中该金属板材具有一第一表面、一第二表面、一第一图案化金属层与一第二图案化金属层，该第一图案化金属层与该第二图案化金属层分别配置于该第一表面与该第二表面上，且该金属板材具有多个位于该第一表面上的第一凹部，以将该金属板材定义出二芯片座以及多个环绕二该芯片座的引脚，且该第三芯片的一表面具有多个凸块；
将该第一芯片与该第二芯片分别固定于二该芯片座上；
利用打线接合技术电性连接该第一芯片与部分的所述引脚以及该第二芯片与其它的所述引脚；
将该第三芯片横跨于该第一芯片与该第二芯片上，并电性连接该第三芯片与该第一芯片以及该第二芯片；
于该金属板材的该第一表面上形成一绝缘材料，其中该绝缘材料包覆该第一芯片、该第二芯片与该第三芯片，且填充于所述第一凹部中；
以该第二图案化金属层为一蚀刻掩膜对该金属板材的该第二表面进行一背蚀刻工艺，以于该金属板材的该第二表面形成多个第二凹部，其中所述第二凹部分别对应于所述第一凹部，并暴露出填充于所述第一凹部内的该绝缘材料，以使所述芯片座及所述引脚彼此电性绝缘。
10.如权利要求9所述的堆叠式芯片封装结构的制作方法，其特征在于，其中该金属板材上的所述第一凹部是以冲压方式形成。
11.如权利要求9所述的堆叠式芯片封装结构的制作方法，其特征在于，其中该第一芯片是利用一粘着层固定于该芯片座上。
12.如权利要求9所述的堆叠式芯片封装结构的制作方法，其特征在于，其中该第二芯片是利用一粘着层固定于该芯片座上。
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CN110289248A (zh) * 2018-03-19 2019-09-27 意法半导体股份有限公司 通过3d堆叠解决方案的qfn上的smd集成
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