CN101534108A - 一种独立调节两相脉宽的不交叠时钟产生电路 - Google Patents

Abstract

一种独立调节两相脉宽的不交叠时钟产生电路属于不交叠时钟产生电路领域，其特征在于，含有：在可产生提前时钟的两相不交叠时钟产生电路的CLK2前有一个延时单元，其输入接输入时钟信号，输出接与非门的一个输入端CLK2。该延时单元可用于独立调节PH1和PH2的脉冲宽度。当参数满足T_D≤T_D1+T_D2时，时钟PH1脉宽为T/2－T_D2－T_D，时钟PH2脉宽为T/2－T_D2+T_D。PH1与PH2不交叠时间为T_D2。时钟PH1E先于PH1下降T_D2，时钟PH2E先于PH2下降T_D2。当T_D1＝T_D2时，可使PH1E与PH1同时上升，PH2E与PH2同时上升。本发明具有两相不交叠时钟的脉宽、不交叠时间，提前时钟上升沿可调节的优点。

Description

一种独立调节两相脉宽的不交叠时钟产生电路

技术领域

本发明属于微电子学与固体电子学领域的超大规模集成电路设计，涉及一种新型的两相不交叠时钟产生电路，可以广泛用于Δ∑调制器，流水线A/D，滤波器等开关电容电路的设计。

背景技术

两相不交叠时钟产生电路是模拟电路的重要单元模块之一，广泛应用于各种开关电容电路中。两相不交叠时钟用于控制电路中开关的通断，使节点在同一时刻不受两个电压源的驱动。并提供提前关断时钟，减小与信号相关的电荷注入效应的影响。

开关电容电路通常由于采样电容逐级缩小，负载电容在两相时钟内并不相等，积分相会比采样相大。在两相时钟内分配的任务也不相同，例如前馈结构的Δ∑调制器，采样相的任务明显比积分相轻。两相不等脉宽的不交叠时钟可以合理分配两相时间，达到优化功耗的目的。

开关电容电路对时钟的要求如下：

1.时钟PH1与时钟PH2、PH2E都不交叠。

2.时钟PH2与时钟PH1、PH1E都不交叠。

3.时钟PH1E比时钟PH1提前下降，PH1E与PH1同时上升。

4.时钟PH2E比时钟PH2提前下降，PH2E与PH2同时上升。

而目前最简单的两相不交叠时钟结构如图5所示。时钟PH1的脉冲宽度为T/2-T_DLY2，时钟PH2的脉冲宽度为T/2-T_DLY1。PH2下降沿到PH1上升沿的不交叠时间为T_DLY1，PH1下降沿到PH2上升沿的不交叠时间为T_DLY2。虽然脉宽可调，但与不交叠时间有关，且它不能产生满足要求3、4的时钟PH1E和PH2E。

为产生满足要求3、4的时钟PH1E和PH2E，后来研究者又提出了图6所示结构的时钟产生电路。得到PH1的脉宽为T/2-T_DLY12-T_DLY22+T_DLY11，PH2的脉宽为T/2-T_DLY11-T_DLY21+T_DLY12。PH2下降沿到PH1上升沿的不交叠时间为T_DLY21，PH1下降沿到PH2上升沿的不交叠时间为T_DLY22。如果T_DLY11＝T_DLY21，即可使PH1E满足3的要求。如果T_DLY12＝T_DLY22，即可使PH2E满足4的要求。但是它的缺点也是脉宽与不交叠时间相关。增大时钟PH2脉宽需要增大T_DLY12，T_DLY12＝T_DLY22，这是以增加不交叠时间为代价的。

针对这种情况，本发明提供了一种独立调节两相脉宽的不交叠时钟产生电路。

发明内容

本发明的目的在于提供能克服上述缺点的独立调节两相脉宽的不交叠时钟产生电路。

本发明的特征在于，含有：7个反相器B1、B2、B3、B4、B5、B6、B7、2个与非门G1、G2、2个PMOS管M1、M2、4个NMOS管N1、N2、N3、N4以及5个延时电路DLY1、DLY2、DLY3、DLY4、DLY5：

所述第一反相器B1的输入端和所述第三延时单元DLY3的输入端连接输入时钟CLK。

所述第一与非门G1，设有两个输入端，分别与所述第一反相器B1的输出端CLK1、所述第五反相器B5的输出端相连，还设有一个输出端，该输出端同时连接到所述第一延时电路DLY1的输入端、所述第一PMOS管M1的栅极和所述第一NMOS管N1的栅极，

所述第二与非门G2，设有两个输入端，分别与所述第三延时单元DLY3的输出端CLK2、所述第三反相器B3的输出端相连，还设有一个输出端，该输出端同时连接到所述第二延时电路DLY2的输入端、所述第二PMOS管M2的栅极和所述第四NMOS管N4的栅极，

所述第一延时电路DLY1，设有一个输出端，连接到所述第二NMOS管N2的栅极，还连接到所述第二反相器B2的输入端，该第二反相器B2的输出端输出第一个不交叠提前时钟PH1E，

所述第二延时电路DLY2，设有一个输出端，连接到所述第三NMOS管N3的栅极，还连接到所述第七反相器B7的输入端，该第七反相器B7的输出端输出第二个不交叠提前时钟PH2E，

所述第一PMOS管M1，源极接电源，漏极与所述第一NMOS管N1的源极连接后再与所述第四延时电路DLY4的输入端相连，而该第一NMOS管N1的漏极与所述第二NMOS管N2的源极相连，而该第二NMOS管N2的漏极接地，

所述第二PMOS管M2，源极接电源，漏极与所述第四NMOS管N4的源极连接后再与所述第五延时电路DLY5的输入端相连，而该第四NMOS管N4的漏极与所述第三NMOS管N3的源极相连，而该第三NMOS管N3的漏极接地，

所述第四延时电路DLY4，输出端与所述第三反相器B3的输入端相连，而该第三反相器B3的输出端连接到所述第四反相器B4的输入端，该第四反相器B4的输出端输出第一个不交叠时钟PH1，

所述第五延时电路DLY5，输出端与所述第五反相器B5的输入端相连，而该第五反相器B5的输出端连接到所述第六反相器B6的输入端，该第六反相器B6的输出端输出第二个不交叠时钟PH2，

当所述第三延时电路DLY3的延时T_D、第一延时电路DLY1或第二延时电路DLY2的延时T_D1、以及第四延时电路DLY4或第五延时电路DLY5的延时T_D2满足条件T_D<＝T_D1+T_D2时，

所述两相不交叠时钟PH1脉冲宽度为：T/2-T_D2-T_D，

所述两相不交叠时钟PH2脉冲宽度为：T/2-T_D2+T_D，

所述两相不交叠时钟PH1与PH2不交叠时间为：T_D2，

所述两相不交叠提前时钟PH1E上升沿到达时间-PH1上升沿到来时间＝T_D1-T_D2，PH1E下降沿先于PH1下降沿T_D2，

所述两相不交叠提前时钟PH2E上升沿到达时间-PH2上升沿到来时间＝T_D1-T_D2，PH2E下降沿先于PH2下降沿T_D2，

其中T为输入50％占空比时钟的周期。

发明的可独立调节两相脉宽的不交叠时钟产生电路通过加入一个延时单元，克服了可产生提前时钟的两相不交叠时钟产生电路调节脉冲宽度需要改变不交叠时间的缺点。本电路延时单元DLY的延时参数设置有效工作范围是：T_D<＝T_D1+T_D2。假设选择不交叠时间为时钟周期的1/20，则PH2相时钟最大可以借用PH1相时钟原先时间的20％，而对其他参数没有任何影响。

附图说明

图1.本发明的可独立调节两相脉宽的不交叠时钟产生电路原理图。

图2.本发明的电路在参数T_D<＝T_D1+T_D2时的时序图。

图3.本发明的电路在参数T_D1+T_D2<T_D<T/2-2*T_D1-T_D2时的时序图。

图4.本发明的电路在参数T_D>＝T/2-2＊T_D1-T_D2时的时序图。

图5.最简单的两相不交叠时钟产生电路。

图6.改进型可产生PH1E和PH2E的两相不交叠时钟产生电路原理图

具体实施方式

本发明的技术解决方案参阅图1。图1是独立调节两相脉宽的不交叠时钟产生电路结构图。

当延时参数T_D<＝T_D1+T_D2时，时序如图2所示。

时钟PH1相脉冲宽度为：T/2-T_D2-T_D。

时钟PH2相脉冲宽度为：T/2-T_D2+T_D。

两相不交叠时钟PH1相与PH2相不交叠时间为：T_D2。

时钟PH1E上升沿到达时间-PH1上升沿到来时间＝T_D1-T_D2。

时钟PH2E上升沿到达时间-PH2上升沿到来时间＝T_D1-T_D2。

时钟PH1E下降沿先于PH1下降沿到来T_D2。

时钟PH2E下降沿先于PH2下降沿到来T_D2。

其中T为输入占空比50％的时钟周期。

当T_D1＝T_D2时，可以使时钟PH1E与PH1同时上升，时钟PH2E与PH2同时上升。

当延时参数T_D1+T_D2<T_D<T/2-2＊T_D1-T_D2时，时序如图3所示。

时钟PH1脉宽为T/2-T_D2-T_D，时钟PH2脉宽为T/2+T_D1，PH1与PH2不交叠时间分别为T_D2和T_D-T_D1。增加的延时T_D都用于增加不交叠时间，缩短PH1脉宽，对PH2脉宽的延长没有任何帮助，因此DLY单元的延时不应超过T_D1+T_D2。

当延时参数T_D>＝T/2-2＊T_D1-T_D2时，时序如图4所示。

增加的延时DLY都用于增加不交叠时间，缩短PH1脉宽，对PH2脉宽的延长没有任何帮助，而且PH1E也不再早于PH1关断。因此DLY单元的延时不能超过T/2-2＊T_D1-T_D2。

Claims (1)

1.一种独立调节两相脉宽的不交叠时钟产生电路其特征在于，含有：7个反相器(B1、B2、B3、B4、B5、B6、B7)、2个与非门(G1、G2)、2个PMOS管(M1、M2)、4个NMOS管(N1、N2、N3、N4)以及5个延时电路(DLY1、DLY2、DLY3、DLY4、DLY5)：

所述第一反相器(B1)的输入端和所述第三延时单元(DLY3)的输入端连接输入时钟CLK。

所述第一与非门(G1)，设有两个输入端，分别与所述第一反相器(B1)的输出端(CLK1)、所述第五反相器(B5)的输出端相连，还设有一个输出端，该输出端同时连接到所述第一延时电路(DLY1)的输入端、所述第一PMOS管(M1)的栅极和所述第一NMOS管(N1)的栅极，

所述第二与非门(G2)，设有两个输入端，分别与所述第三延时单元(DLY3)的输出端(CLK2)、所述第三反相器(B3)的输出端相连，还设有一个输出端，该输出端同时连接到所述第二延时电路(DLY2)的输入端、所述第二PMOS管(M2)的栅极和所述第四NMOS管(N4)的栅极，

所述第一延时电路(DLY1)，设有一个输出端，连接到所述第二NMOS管(N2)的栅极，还连接到所述第二反相器(B2)的输入端，该第二反相器(B2)的输出端输出第一个不交叠提前时钟(PH1E)，

所述第二延时电路(DLY2)，设有一个输出端，连接到所述第三NMOS管(N3)的栅极，还连接到所述第七反相器(B7)的输入端，该第七反相器(B7)的输出端输出第二个不交叠提前时钟(PH2E)，

所述第一PMOS管(M1)，源极接电源，漏极与所述第一NMOS管(N1)的源极连接后再与所述第四延时电路(DLY4)的输入端相连，而该第一NMOS管(N1)的漏极与所述第二NMOS管(N2)的源极相连，而该第二NMOS管(N2)的漏极接地，

所述第二PMOS管(M2)，源极接电源，漏极与所述第四NMOS管(N4)的源极连接后再与所述第五延时电路(DLY5)的输入端相连，而该第四NMOS管(N4)的漏极与所述第三NMOS管(N3)的源极相连，而该第三NMOS管(N3)的漏极接地，

所述第四延时电路(DLY4)，输出端与所述第三反相器(B3)的输入端相连，而该第三反相器(B3)的输出端连接到所述第四反相器(B4)的输入端，该第四反相器(B4)的输出端输出第一个不交叠时钟(PH1)，

所述第五延时电路(DLY5)，输出端与所述第五反相器(B5)的输入端相连，而该第五反相器(B5)的输出端连接到所述第六反相器(B6)的输入端，该第六反相器(B6)的输出端输出第二个不交叠时钟(PH2)，

当所述第三延时电路(DLY3)的延时T_D、第一延时电路(DLY1)或第二延时电路(DLY2)的延时T_D1、以及第四延时电路(DLY4)或第五延时电路(DLY5)的延时T_D2满足条件T_D<＝T_D1+T_D2时，

所述两相不交叠时钟PH1脉冲宽度为：T/2-T_D2-TD，

所述两相不交叠时钟PH2脉冲宽度为：T/2-T_D2+TD，

所述两相不交叠时钟PH1与PH2不交叠时间为：T_D2，

所述两相不交叠提前时钟PH1E上升沿到达时间-PH1上升沿到来时间＝T_D1-T_D2，PH1E下降沿先于PH1下降沿T_D2，

所述两相不交叠提前时钟PH2E上升沿到达时间-PH2上升沿到来时间＝T_D1-T_D2，PH2E下降沿先于PH2下降沿T_D2，

其中T为输入50％占空比时钟的周期。

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