CN101471269A - 半导体器件的制造方法 - Google Patents

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CN101471269A CNA2008101892195A CN200810189219A CN101471269A CN 101471269 A CN101471269 A CN 101471269A CN A2008101892195 A CNA2008101892195 A CN A2008101892195A CN 200810189219 A CN200810189219 A CN 200810189219A CN 101471269 A CN101471269 A CN 101471269A
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CN
China
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splicing ear
semiconductor device
inner splicing
wiring pattern
layer
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CNA2008101892195A
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English (en)
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山野孝治
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Shinko Electric Industries Co Ltd
Shinko Electric Co Ltd
Original Assignee
Shinko Electric Co Ltd
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Abstract

本发明公开了一种半导体器件的制造方法，其中，设置树脂层以在布置有内部连接端子的一侧覆盖多个半导体芯片并且覆盖所述内部连接端子，在所述树脂层的上表面上形成金属层，按压所述金属层以使所述金属层的与配线图案相对应的部分接触所述内部连接端子，然后使所述金属层的接触所述内部连接端子的部分与所述内部连接端子的接触所述金属层的部分相结合。

Description

半导体器件的制造方法
技术领域
本发明涉及半导体器件的制造方法。更具体地说，本发明涉及这样一种半导体器件的制造方法，即：其中通过倒装芯片结合法将半导体芯片连接到配线图案上，并且从平面看去该半导体器件的尺寸与半导体芯片的尺寸几乎相等。
背景技术
现有技术的半导体器件包括称为芯片尺寸封装的半导体器件，从平面看去该半导体器件的尺寸与半导体芯片的尺寸几乎相等(例如参见图1)。
图1是示出现有技术的半导体器件的剖视图。
参见图1，现有技术的半导体器件200具有：半导体芯片201、内部连接端子202、树脂层203、配线图案204、阻焊层206以及外部连接端子207。
半导体芯片201具有：成为薄板的半导体基板210、半导体集成电路211、多个电极焊盘212以及保护膜213。半导体集成电路211设置在半导体基板210的表面210A一侧。半导体集成电路211由扩散层、绝缘层、导通孔以及配线(均未示出)组成。电极焊盘212设置在半导体集成电路211上。电极焊盘212与设置在半导体集成电路211中的配线和导通孔(未示出)电连接。保护膜213设置在半导体集成电路211上。保护膜213用于保护半导体集成电路211。
内部连接端子202设置在电极焊盘212上。因此，内部连接端子202与半导体集成电路211电连接。内部连接端子202的表面202A(上表面)构造成与树脂层203的上表面203A几乎齐平。内部连接端子202的表面202A几乎平坦。内部连接端子202的上端设置成与配线图案204接触。树脂层203设置在半导体基板201的设置有内部连接端子202一侧的表面上以便覆盖内部连接端子202的侧面。
配线图案204设置在内部连接端子202的表面202A和树脂层203的上表面203A上。因此，配线图案204与内部连接端子202电连接。配线图案204具有其中设置外部连接端子207的外部连接端子设置区域204A。阻焊层206设置在树脂层203的上表面203A上，以便覆盖配线图案204的除了外部连接端子设置区域204A以外的部分。阻焊层206具有用于露出外部连接端子设置区域204A的上表面的开口部分。
外部连接端子207设置在外部连接端子设置区域204A中。外部连接端子207用于将半导体器件200安装在诸如母板等安装基板(未示出)上。
图2至图9是示出现有技术的半导体器件的制造工艺的视图。在图2至图9中，与现有技术的半导体器件200相同的部件具有相同的附图标记。
参见图2至图9，将对现有技术的半导体器件的制造方法进行描述。首先，在图2所示步骤中，形成半导体芯片201，该半导体芯片201在还没有形成为薄板的半导体基板210的表面210A一侧具有半导体集成电路211、多个电极焊盘212以及保护膜213。
接下来，在图3所示步骤中，在电极焊盘212上形成内部连接端子202。在本阶段，内部连接端子202具有不同的高度。
随后，在图4所示步骤中，在电极焊盘212和保护膜213的设置有内部连接端子202的一侧形成覆盖内部连接端子202的树脂层203。然后，在树脂层203的上表面203A上形成金属层215。该金属层215为通过在下面将要描述的图6所示步骤中进行图案化而变为配线图案204的部件。
然后，在图5所示步骤中，在对图4所示结构进行加热的状态下，按压金属层215使得金属层215的下表面接触内部连接端子202的上端。因此，金属层215与内部连接端子202彼此电连接，并且在内部连接端子202的上端形成几乎平坦的表面202A。此外，内部连接端子202的表面202A形成为与树脂层203的上表面203A几乎齐平。
这样，金属层215被压成与内部连接端子202接触。因此，不需要使各个内部连接端子202的高度一致的步骤以及从树脂层203中露出内部连接端子202上端的抛光步骤。因此，可以降低半导体器件200的制造成本。
此后，在图6所示步骤中，对图5所示的金属层215进行图案化以形成配线图案204。接下来，在图7所示步骤中，形成阻焊层206以覆盖树脂层203的上表面203A上的配线图案204的除了外部连接端子设置区域204A以外的部分。
随后，在图8所示步骤中，从半导体基板210的背面侧对半导体基板210抛光，从而使其形成为薄板。然后，在图9所示步骤中，在外部连接端子设置区域204A中形成外部连接端子207。因此，制成半导体器件200(例如参见未审查的日本专利公开No.10-335528)。
图10是用于说明现有技术的半导体器件的制造方法的问题的剖视图。在图10中，与现有技术的半导体器件200相同的部件具有相同的附图标记。
然而，在现有技术的半导体器件200的制造方法中，内部连接端子202的表面202A(上表面)与配线图案204的下表面设置成相互接触。因此，内部连接端子202与配线图案204相互电连接。因此，例如在树脂层203变形的情况下(更具体地说，在树脂层203由于水分或热量的影响而膨胀的情况下)，如图10所示配线图案204随同树脂层203的上表面203A一起从内部连接端子202向上移动。因此，存在的问题是：配线图案204与内部连接端子202分离，进而无法保证内部连接端子202与配线图案204之间的电连接可靠性。
发明内容
本发明的示例性实施例提供了一种半导体器件的制造方法，该半导体器件可以充分保证与内部连接端子连接的配线图案与该内部连接端子之间的电连接可靠性。
本发明的第一方面涉及一种半导体器件的制造方法，所述半导体器件包括：半导体基板；多个半导体芯片，其形成在所述半导体基板上并且每一个半导体芯片都具有电极焊盘；内部连接端子，其设置在所述电极焊盘上；以及配线图案，其与所述内部连接端子电连接，
所述半导体器件的制造方法包括：
树脂层形成步骤，形成树脂层以在设置有所述内部连接端子的一侧覆盖所述半导体芯片并且覆盖所述内部连接端子；
金属层形成步骤，在所述树脂层的上表面上形成至少一层金属层；
接触步骤，按压所述金属层以使所述金属层接触所述内部连接端子；
结合步骤，在所述接触步骤之后，使所述金属层的接触所述内部连接端子的部分与所述内部连接端子的接触所述金属层的部分相结合；以及
配线图案形成步骤，在所述结合步骤之后，将所述金属层图案化以形成所述配线图案。
根据本发明，按压形成在树脂层的上表面上的金属层(配线图案的基材)，以使金属层接触内部连接端子，然后使金属层的接触内部连接端子的部分与内部连接端子的接触金属层的部分相互结合。因此，即使在树脂层变形的情况下(例如，在树脂层由于水分或热量的影响而膨胀的情况下)，也可以防止内部连接端子与金属层(金属层的与配线图案相对应的部分)的结合部分彼此分离。因此，可以充分保证内部连接端子与配线图案之间的电连接可靠性。
本发明的第二方面涉及一种半导体器件的制造方法，所述半导体器件包括：半导体基板；多个半导体芯片，其形成在所述半导体基板上并且每一个半导体芯片都具有电极焊盘；内部连接端子，其设置在所述电极焊盘上；以及配线图案，其与所述内部连接端子电连接，
所述半导体器件的制造方法包括：
树脂层形成步骤，形成树脂层以在设置有所述内部连接端子的一侧覆盖所述半导体芯片并且覆盖所述内部连接端子；
金属层形成步骤，在所述树脂层的上表面上形成金属层；
接触步骤，按压所述金属层以使所述金属层接触所述内部连接端子；
配线图案形成步骤，在所述接触步骤之后，将所述金属层图案化以形成所述配线图案；以及
结合步骤，在所述配线图案形成步骤之后，使所述配线图案的接触所述内部连接端子的部分与所述内部连接端子的接触所述配线图案的部分相结合。
根据本发明，按压形成在树脂层的上表面上的金属层，以使金属层接触内部连接端子，然后对金属层进行图案化以形成配线图案，之后使配线图案的接触内部连接端子的部分与内部连接端子的接触配线图案的部分相互结合。因此，即使在树脂层变形的情况下(例如，在树脂层由于水分或热量的影响而膨胀的情况下)，也可以防止内部连接端子与配线图案的结合部分彼此分离。因此，可以充分保证内部连接端子与配线图案之间的电连接可靠性。
本发明第三方面涉及根据本发明第一方面所述的半导体器件的制造方法，
其中，在所述金属层形成步骤中，在所述树脂层的上表面上依次设置第一金属层和第二金属层，
在所述接触步骤中，按压所述第二金属层以使所述第一金属层接触所述内部连接端子，
在所述结合步骤中，在所述接触步骤之后，使所述第一金属层的接触所述内部连接端子的部分与所述内部连接端子的接触所述第一金属层的部分相结合，
在所述配线图案形成步骤中，对所述第一金属层进行蚀刻以形成所述配线图案，并且
其中，所述半导体器件的制造方法还包括：连接焊盘形成步骤，即对所述第二金属层进行蚀刻以形成连接焊盘。
根据本发明，在树脂层上依次设置第一金属层(配线图案的基材)和第二金属层(连接焊盘的基材)，随后按压第二金属层，以使第一金属层接触内部连接端子，然后使第一金属层的接触内部连接端子的部分与内部连接端子的接触第一金属层的部分相互结合。因此，即使在树脂层变形的情况下(例如，在树脂层由于水分或热量的影响而膨胀的情况下)，也可以防止内部连接端子与配线图案的结合部分彼此分离。因此，可以充分保证内部连接端子与配线图案之间的电连接可靠性。
本发明第四方面涉及根据本发明第三方面所述的半导体器件的制造方法，还包括：
保护层形成步骤，在所述第二金属层上形成用于保护所述第二金属层的保护层；以及
保护层去除步骤，在所述接触步骤之后去除所述保护层，
其中，在所述接触步骤中，按压所述保护层以使所述第一金属层接触所述内部连接端子。
根据本发明，在树脂层上依次设置第一金属层(配线图案的基材)、第二金属层(连接焊盘的基材)以及用于保护第二金属层的保护层，随后按压保护层，以使第一金属层接触内部连接端子，然后使第一金属层的接触内部连接端子的部分与内部连接端子的接触第一金属层的部分相互结合。因此，即使在树脂层变形的情况下(例如，在树脂层由于水分或热量的影响而膨胀的情况下)，也可以防止内部连接端子与配线图案的结合部分彼此分离。因此，可以充分保证内部连接端子与配线图案之间的电连接可靠性。
此外，通过设置在第二金属层上的保护层按压第二金属层。因此，可以防止第二金属层在接触步骤中损坏。
本发明第五方面涉及根据本发明第三方面所述的半导体器件的制造方法，
其中，在所述金属层形成步骤中，在所述树脂层的上表面上依次设置所述第一金属层、所述第二金属层以及第三金属层，
在所述接触步骤中，按压所述第三金属层以使所述第一金属层接触所述内部连接端子，并且
所述半导体器件的制造方法还包括：金属接线柱形成步骤，即对所述第三金属层进行蚀刻以形成金属接线柱。
根据本发明，在树脂层上依次设置第一金属层(配线图案的基材)、第二金属层(连接焊盘的基材)以及第三金属层(金属接线柱的基材)，随后按压第三金属层，以使第一金属层接触内部连接端子，然后使第一金属层的接触内部连接端子的部分与内部连接端子的接触第一金属层的部分相互结合。因此，即使在树脂层变形的情况下(例如，在树脂层由于水分或热量的影响而膨胀的情况下)，也可以防止内部连接端子与配线图案的结合部分彼此分离。因此，可以充分保证内部连接端子与配线图案之间的电连接可靠性。
此外，在结合步骤之后对第三金属层进行蚀刻以形成金属接线柱，然后对第二金属层进行蚀刻以形成连接焊盘。因此，金属接线柱布置在连接焊盘上。因此，例如在金属接线柱上设置有与诸如母板等安装基板连接的外部连接端子的情况下，可以减轻该外部连接端子所承受的应力。
根据本发明，可以充分保证与内部连接端子连接的配线图案与该内部连接端子之间的电连接可靠性。
附图说明
图1是示出现有技术的半导体器件的剖视图，
图2是示出制造现有技术的半导体器件的步骤的视图(第一步)，
图3是示出制造现有技术的半导体器件的步骤的视图(第二步)，
图4是示出制造现有技术的半导体器件的步骤的视图(第三步)，
图5是示出制造现有技术的半导体器件的步骤的视图(第四步)，
图6是示出制造现有技术的半导体器件的步骤的视图(第五步)，
图7是示出制造现有技术的半导体器件的步骤的视图(第六步)，
图8是示出制造现有技术的半导体器件的步骤的视图(第七步)，
图9是示出制造现有技术的半导体器件的步骤的视图(第八步)，
图10是用于说明现有技术的半导体器件的制造方法的问题的剖视图，
图11是示出根据本发明第一实施例的半导体器件的剖视图，
图12是示出制造根据本发明第一实施例的半导体器件的步骤的视图(第一步)，
图13是示出制造根据本发明第一实施例的半导体器件的步骤的视图(第二步)，
图14是示出制造根据本发明第一实施例的半导体器件的步骤的视图(第三步)，
图15是示出制造根据本发明第一实施例的半导体器件的步骤的视图(第四步)，
图16是示出制造根据本发明第一实施例的半导体器件的步骤的视图(第五步)，
图17是示出制造根据本发明第一实施例的半导体器件的步骤的视图(第六步)，
图18是示出制造根据本发明第一实施例的半导体器件的步骤的视图(第七步)，
图19是示出制造根据本发明第一实施例的半导体器件的步骤的视图(第八步)，
图20是示出制造根据本发明第一实施例的半导体器件的步骤的视图(第九步)，
图21是示出制造根据本发明第一实施例的半导体器件的步骤的视图(第十步)，
图22是示出制造根据本发明第一实施例的半导体器件的步骤的视图(第十一步)，
图23是示出制造根据本发明第一实施例的半导体器件的步骤的视图(第十二步)，
图24是示出其上形成有多个半导体器件的半导体基板的平面图，
图25是示出根据本发明第一实施例的半导体器件的制造工艺的变型例的视图(第一步)，
图26是示出根据本发明第一实施例的半导体器件的制造工艺的变型例的视图(第二步)，
图27是示出根据本发明第二实施例的半导体器件的剖视图，
图28是示出制造根据本发明第二实施例的半导体器件的步骤的视图(第一步)，
图29是示出制造根据本发明第二实施例的半导体器件的步骤的视图(第二步)，
图30是示出制造根据本发明第二实施例的半导体器件的步骤的视图(第三步)，
图31是示出制造根据本发明第二实施例的半导体器件的步骤的视图(第四步)，
图32是示出制造根据本发明第二实施例的半导体器件的步骤的视图(第五步)，
图33是示出制造根据本发明第二实施例的半导体器件的步骤的视图(第六步)，
图34是示出制造根据本发明第二实施例的半导体器件的步骤的视图(第七步)，
图35是示出根据本发明第二实施例的半导体器件的制造工艺的变型例的视图(第一步)，
图36是示出根据本发明第二实施例的半导体器件的制造工艺的变型例的视图(第二步)，
图37是示出根据本发明第二实施例的半导体器件的制造工艺的变型例的视图(第三步)，
图38是示出根据本发明第三实施例的半导体器件的剖视图，
图39是示出制造根据本发明第三实施例的半导体器件的步骤的视图(第一步)，
图40是示出制造根据本发明第三实施例的半导体器件的步骤的视图(第二步)，
图41是示出制造根据本发明第三实施例的半导体器件的步骤的视图(第三步)，
图42是示出制造根据本发明第三实施例的半导体器件的步骤的视图(第四步)，
图43是示出制造根据本发明第三实施例的半导体器件的步骤的视图(第五步)，
图44是示出制造根据本发明第三实施例的半导体器件的步骤的视图(第六步)，
图45是示出制造根据本发明第三实施例的半导体器件的步骤的视图(第七步)，
图46是示出制造根据本发明第三实施例的半导体器件的步骤的视图(第八步)，
图47是示出制造根据本发明第三实施例的半导体器件的步骤的视图(第九步)，
图48是示出制造根据本发明第三实施例的半导体器件的步骤的视图(第十步)，
图49是示出制造根据本发明第三实施例的半导体器件的步骤的视图(第十一步)，以及
图50是示出制造根据本发明第三实施例的半导体器件的步骤的视图(第十二步)。
具体实施方式
接下来，将参考附图描述根据本发明的各实施例。
(第一实施例)
图11是示出根据本发明第一实施例的半导体器件的剖视图。
参见图11，根据第一实施例的半导体器件10包括：半导体芯片11、内部连接端子12、树脂层13、配线图案14和15、阻焊层16以及外部连接端子17。
半导体芯片11具有：半导体基板21、半导体集成电路22、电极焊盘23以及保护膜24。半导体基板21用于形成半导体集成电路22。半导体基板21形成为薄板。例如可将半导体基板21的厚度设定为200μm至300μm。例如可以使用形成为薄板并且分割成各单个件的硅片(硅晶圆)作为半导体基板21。
半导体集成电路22形成在半导体基板21的表面21A一侧。半导体集成电路22由形成在半导体基板21上的扩散层(未示出)、设置在半导体基板21的表面21A上的多个绝缘层(未示出)以及设置在多个绝缘层上的导通孔(未示出)和配线(未示出)组成。
多个电极焊盘23设置在半导体集成电路22上。电极焊盘23与设置在半导体集成电路22中的配线(未示出)和导通孔(未示出)电连接。例如可以使用A1作为电极焊盘23的材料。
保护膜24设置在半导体集成电路22的表面22A(半导体集成电路22的与半导体基板21接触的表面的相反一侧的表面)上。保护膜24用于保护半导体集成电路22。例如可以使用绝缘膜作为保护膜24。例如可以使用SiN膜或PSG膜作为用作保护膜24的绝缘膜。
内部连接端子12设置在电极焊盘23上进而与半导体集成电路22电连接。内部连接端子12用于使半导体集成电路22与配线图案14相互电连接。内部连接端子12的上端12A通过合金层25与配线图案14电连接。
当使得内部连接端子12与配线图案14相互接触并且通过下列方法中至少之一将内部连接端子12的上端12A与配线图案14的下部相互结合时形成合金层25，即：激光焊接法、超声焊接法以及电阻焊接法。合金层25是构成内部连接端子12的金属材料与构成配线图案14的金属材料的合金。例如可以使用具有强结合力的Cu-Au合金层作为合金层25。在使用Cu-Au合金层作为合金层25的情况下，合金层25的厚度例如可以设定为0.5μm至1.0μm。
这样，通过由构成内部连接端子12的金属材料与构成配线图案14的金属材料所形成的合金层25使得内部连接端子12与配线图案14相互电连接。因此，即使在树脂层13变形的情况下(例如，在树脂层13由于水分或热量的影响而膨胀的情况下)，也可以防止内部连接端子12与配线图案14的结合部分(更具体为合金层25以及内部连接端子12和配线图案14的与合金层25相接触的部分)彼此分离。因此，可以充分保证(加强)内部连接端子12与配线图案14之间的电连接可靠性。
例如可以使用Au凸块、Au镀膜以及由通过非电解电镀法形成的Ni膜和覆盖该Ni膜的Au膜构成的金属层叠膜作为内部连接端子12。例如可以通过结合法或电镀法形成Au凸块。例如可将内部连接端子12的高度设定为10μm至60μm。
例如，在使用Au作为构成内部连接端子12的金属材料的情况下，优选使用Cu作为构成配线图案14的金属材料。
这样，通过使用Au作为构成内部连接端子12的金属材料并且使用Cu作为构成配线图案14的金属材料，可以在内部连接端子12与配线图案14之间形成具有强结合力的Cu-Au合金层作为合金层25。
树脂层13设置在半导体芯片11的上表面(更具体为电极焊盘23和保护膜24的上表面)上，以便覆盖内部连接端子12的侧面。例如可以使用绝缘树脂层或各向异性导电树脂层作为树脂层13。例如，在使用绝缘树脂层作为树脂层13的情况下，可以使用具有粘着性的片状树脂层(例如，NCF(非导电膜))或胶状树脂层(例如，NCP(非导电胶))作为绝缘树脂层。在这种情况下，例如可将树脂层13的厚度设定为10μm至60μm。
例如，在使用各向异性导电树脂层作为树脂层13的情况下，可以使用具有粘着性的片状各向异性导电树脂层(例如，ACF(各向异性导电膜))或胶状各向异性导电树脂层(例如，ACP(各向异性导电胶))作为各向异性导电树脂层。在这种情况下，例如可将树脂层13的厚度设定为20μm至100μm。通过将覆盖有Ni/Au层叠膜的小直径球状树脂分散到含有环氧型树脂作为基体的绝缘树脂中从而获得ACP和ACF，并且该ACP和ACF在竖直方向上具有导电性，而在水平方向上具有绝缘性。
配线图案14设置在树脂层13的上表面13A上，并且通过合金层25与内部连接端子12电连接。配线图案14具有其中设置有外部连接端子17的外部连接端子设置区域14A。例如可以使用Cu作为配线图案14的材料。在这种情况下，例如可将配线图案14的厚度设定为12μm。
配线图案15设置在树脂层13的上表面13A上。配线图案15具有其中设置有外部连接端子17的外部连接端子设置区域15A。例如可以使用Cu作为配线图案15的材料。在这种情况下，例如可将配线图案15的厚度设定为12μm。
阻焊层16设置在树脂层13的上表面13A上，以便覆盖配线图案14和15的除了外部连接端子设置区域14A和15A以外的部分。阻焊层16具有用于露出外部连接端子设置区域14A的开口部分16A和用于露出外部连接端子设置区域15A的开口部分16B。
外部连接端子17设置在配线图案14和15的外部连接端子设置区域14A和15A中。外部连接端子17与设置在诸如母板等安装基板(未示出)上的焊盘(未示出)电连接。例如可以使用焊锡凸块作为外部连接端子17。
根据按照本实施例的半导体器件，通过由构成内部连接端子12的金属材料和构成配线图案14的金属材料所形成的合金层25使得内部连接端子12与配线图案14相互电连接。因此，即使在树脂层13变形的情况下(例如，在树脂层13由于水分或热量的影响而膨胀的情况下)，也可以防止内部连接端子12与配线图案14的结合部分(更具体为合金层25以及内部连接端子12和配线图案14的与合金层25相接触的部分)彼此分离。因此，可以充分保证内部连接端子12与配线图案14之间的电连接可靠性。
图12至图23是示出根据本发明第一实施例的半导体器件的制造工艺的视图。此外，图24是示出其中形成有多个半导体器件的半导体基板的平面图。在图12至图24中，与根据第一实施例的半导体器件10相同的部件具有相同的附图标记。此外，在图12至图24中，C表示切块装置切割半导体基板31的位置(以下称为“切割位置C”)。
参见图12至图24，将对根据第一实施例的半导体器件10的制造方法进行描述。首先，在图12所示步骤中，制备出半导体基板31，该半导体基板31具有多个半导体器件形成区域A和用于分离半导体器件形成区域A的划线区域B(参见图24)。在半导体器件形成区域A中形成半导体器件10。半导体基板31在本阶段不形成为薄板，并且例如可将半导体基板31的厚度设定为500μm至775μm。半导体基板31在下面将要描述的图21所示步骤中形成为薄板，然后在下面将要描述的图23所示步骤中沿着切割位置C受到切割，从而形成为多个半导体基板21(参见图11)。例如可以使用硅片作为半导体基板31。
随后，在图13所示步骤中，利用公知技术在半导体基板31的表面31A一侧上与半导体器件形成区域A相对应的部分中形成具有半导体集成电路22、电极焊盘23以及保护膜24的半导体芯片11。因此，在半导体基板31中形成有多个半导体芯片11。例如可以使用A1作为电极焊盘23的材料。例如可以使用绝缘膜作为保护膜24。例如可以使用SiN膜或PSG膜作为用作保护膜24的绝缘膜。
随后，在图14所示步骤中，分别在各半导体芯片11的电极焊盘23上形成内部连接端子12。可以使用Au凸块、Au镀膜以及由通过非电解电镀法形成的Ni膜和覆盖该Ni膜的Au膜所构成的金属层叠膜作为内部连接端子12。例如可以通过结合法或电镀法形成Au凸块。例如可将内部连接端子12的高度设定为10μm至60μm。在图14所示步骤中形成的内部连接端子12具有不同的高度。
接下来，在图15所示步骤中，形成树脂层13以在设置有内部连接端子12的一侧(半导体芯片11的上表面一侧)覆盖半导体芯片11和内部连接端子12。例如可以使用绝缘树脂层或各向异性导电树脂层作为树脂层13。例如，在使用绝缘树脂层作为树脂层13的情况下，可以使用具有粘着性的片状树脂层(例如，NCF(非导电膜))或胶状树脂层(例如，NCP(非导电胶))作为绝缘树脂层。在使用具有粘着性的片状绝缘树脂的情况下，将该片状绝缘树脂粘贴到如图14所示结构的上表面一侧以形成树脂层13。此外，在使用胶状绝缘树脂作为树脂层13的情况下，通过印刷法在如图14所示结构的上表面一侧形成胶状绝缘树脂，然后通过预烘烤使其半固化，从而形成树脂层13。如此半固化的绝缘树脂层具有粘着性。在使用绝缘树脂层作为树脂层13的情况下，例如可将树脂层13的厚度设定为10μm至60μm。
例如，在使用各向异性导电树脂层作为树脂层13的情况下，可以使用具有粘着性的片状各向异性导电树脂层(例如，ACF(各向异性导电膜))或胶状各向异性导电树脂层(例如，ACP(各向异性导电胶))作为各向异性导电树脂层。通过将覆盖有Ni/Au层叠膜的小直径球状树脂分散到含有环氧型树脂作为基体的绝缘树脂中从而获得ACP和ACF，并且该ACP和ACF在竖直方向上具有导电性，而在水平方向上具有绝缘性。
在使用胶状各向异性导电树脂(例如，ACP(各向异性导电胶))作为树脂层13的情况下，例如通过印刷法形成胶状各向异性导电树脂层，然后通过预烘烤使其半固化，从而形成树脂层13。此外，如此半固化的各向异性导电树脂层起到粘合剂的作用。在这种情况下，例如可将树脂层13的厚度设定为20μm至200μm。
这样，通过使用各向异性导电树脂层作为树脂层13，其中该树脂层13在设置有内部连接端子12的一侧覆盖半导体芯片11和内部连接端子12并且在该树脂层13上形成有配线图案14和15，可以减小在下面将要描述的图17所示步骤(接触步骤)中按压作为配线图案14和15的基材的金属层33时的压力。因此，可以容易地制造半导体器件10。
随后，在图16所示步骤中，在树脂层13的上表面13A上形成金属层33(金属层形成步骤)。在下面将要描述的图19所示步骤(配线图案形成步骤)中对金属层33进行蚀刻，从而使其变成配线图案14和15。换句话说，金属层33是配线图案14和15的基材。例如通过以下方法形成金属层33，即：制备金属箔(例如，Cu箔)，然后将该金属箔粘贴到树脂层13的上表面13A上。在这种情况下，例如可将金属层33的厚度设定为10μm。此外，例如在使用Au作为构成内部连接端子12的金属材料的情况下，优选使用Cu作为金属层33(金属箔)的材料。
这样，通过使用Au作为构成内部连接端子12的金属材料并且使用Cu作为金属层33(金属箔)的材料，在下面将要描述的图18所示步骤中可以在金属层33(配线图案14和15的基材)与内部连接端子12之间形成具有强结合力的合金层25(在这种情况下为Cu-Au合金层)。因此，与内部连接端子12和配线图案14通过除Cu-Au合金层以外的合金层相互电连接的情况相比，可以充分加强内部连接端子12与配线图案14之间的电连接可靠性。
接下来，在图17所示步骤中，在对图16所示结构加热的状态下，从金属层33的上表面33A一侧按压金属层33，使得金属层33的下表面33B与内部连接端子12的上端12A接触，进而在内部连接端子12的与金属层33下表面33B接触的部分形成几乎为平坦表面的上表面12B(接触步骤)。此时，对图17所示结构进行加热以使树脂层13固化。在使金属层33的下表面33B与内部连接端子12接触之后，例如可将树脂层13的厚度设定为10μm至60μm。
这样，不需要对树脂层13抛光以便从树脂层13中露出内部连接端子12的上端的步骤。也不需要以下步骤，即：在树脂层13的上表面13A上形成用作配线图案14和15基材的金属层33，然后按压金属层33，从而使金属层33的下表面33B与内部连接端子12的上端12A接触，并且在内部连接端子12中形成几乎为平坦表面的上表面12B，以使内部连接端子12的高度一致。因此，可以减少制造半导体器件10的步骤数目。因此，可以降低半导体器件10的制造成本。
随后，在图18所示步骤中，使金属层33的接触内部连接端子12上端12A的部分(金属层33的与配线图案14相对应的部分)与内部连接端子12上端12A的接触金属层33下表面33B的部分相结合，从而在内部连接端子12与金属层33的结合部分形成合金层25(结合步骤)。在该结合步骤中，例如通过使用包括激光焊接法、超声焊接法以及电阻焊接法在内的一组方法中的至少一种方法，使得内部连接端子12与金属层33相互结合，从而在内部连接端子12与金属层33的结合部分形成合金层25。
这样，按压形成在树脂层13的上表面13A上的金属层33(配线图案14和15的基材)，使得金属层33的下表面33B与内部连接端子12的上端12A接触，然后使得金属层33的接触内部连接端子12的部分(金属层33的与配线图案14相对应的部分)与内部连接端子12上端12A的接触金属层33的部分相互结合。因此，即使在树脂层13变形的情况下(例如，在树脂层13由于水分或热量的影响而膨胀的情况下)，也可以防止内部连接端子12与金属层33(金属层33的与配线图案14相对应的部分)的结合部分彼此分离。因此，可以充分保证内部连接端子12与配线图案14之间的电连接可靠性。
此外，通过使用Au作为构成内部连接端子12的金属材料并且使用Cu作为金属层33的材料，可以在金属层33的与配线图案14相对应的部分与内部连接端子12之间形成具有强结合力的合金层25(在这种情况下为Cu-Au合金层)。因此，可以进一步加强内部连接端子12与配线图案14之间的电连接可靠性。在使用Cu-Au合金层作为合金层25的情况下，例如可将合金层25的厚度设定为0.5μm至1.0μm。
然后，在图19所示步骤中，对金属层33进行图案化以在半导体器件形成区域A中形成配线图案14和15(配线图案形成步骤)，此后使配线图案14和15的表面粗糙化(粗糙化步骤)。更具体地说，在配线图案形成步骤中，例如在金属层33上形成经过图案化而对应于配线图案14和15形状的抗蚀膜，随后将该抗蚀膜用作掩模以便对金属层33进行蚀刻，从而形成配线图案14和15。可以通过黑化处理或者粗糙化蚀刻处理使配线图案14和15的表面粗糙化(粗糙化步骤)。
这样，通过使配线图案14和15的表面粗糙化，可以加强形成在配线图案14和15的表面(配线图案14和15的上表面和侧表面)上的阻焊层16与配线图案14和15之间的附着力。
接下来，在图20所示步骤中，在树脂层13的上表面13A上形成具有开口部分16A和16B的阻焊层16，以覆盖配线图案14和15的除了外部连接端子设置区域14A和15A以外的部分。此时，形成开口部分16A以露出外部连接端子设置区域14A。此外，形成开口部分16B以露出外部连接端子设置区域15A。
随后，在图21所示步骤中，从半导体基板31的背面31B一侧对半导体基板31进行抛光和/或研磨，从而将半导体基板31形成为薄板。例如可以使用背磨机将半导体基板31形成为薄板。例如可将形成为薄板后的半导体基板31的厚度设定为200μm至300μm。
然后，在图22所示步骤中，在配线图案14和15的与外部连接端子设置区域14A和15A相对应的部分中形成外部连接端子17。因此，在形成为薄板的半导体基板31上制造有多个半导体器件10。例如可以使用焊锡凸块作为外部连接端子17。
此后，在图23所示步骤中，沿着切割位置C对图22所示结构进行切割。因此，将半导体器件10分割成各单个件。
根据按照本实施例的半导体器件的制造方法，按压形成在树脂层13的上表面13A上的金属层33(配线图案14和15的基材)，使得金属层33的下表面33B与内部连接端子12的上端12A接触，然后使得金属层33的接触内部连接端子12的部分(金属层33的与配线图案14相对应的部分)与内部连接端子12上端12A的接触金属层33的部分相结合。因此，即使在树脂层13变形的情况下(例如，在树脂层13由于水分或热量的影响而膨胀的情况下)，也可以防止内部连接端子12与金属层33(金属层33的与配线图案14相对应的部分)的结合部分彼此分离。因此，可以充分保证内部连接端子12与配线图案14之间的电连接可靠性。
此外，通过使用Au作为构成内部连接端子12的金属材料并且使用Cu作为金属层33的材料，可以在金属层33的与配线图案14相对应的部分与内部连接端子12之间形成具有强结合力的合金层25(在这种情况下为Cu-Au合金层)。因此，可以进一步加强内部连接端子12与配线图案14之间的电连接可靠性。
图25和图26是示出根据第一实施例的半导体器件的制造工艺的变型例的视图。在图25和图26中，与根据第一实施例的半导体器件10相同的部件具有相同的附图标记。
参见图25和图26，将对根据第一实施例的半导体器件10的另一种制造方法进行描述。首先，进行与上述图12至图17所示步骤(包括树脂层形成步骤、金属层形成步骤以及接触步骤)相同的处理，以便形成图17所示的结构。接下来，在图25所示步骤中，对与内部连接端子12的上表面12B接触的金属层33进行图案化，以便在多个半导体器件形成区域A中形成配线图案14和15(配线图案形成步骤)。
随后，在图26所示步骤中，使配线图案14的接触内部连接端子12上端12A的部分与内部连接端子12上端12A的接触配线图案14下表面的部分相结合，从而在内部连接端子12与配线图案14的结合部分形成合金层25(结合步骤)。在该结合步骤中，例如通过使用包括激光焊接法、超声焊接法以及电阻焊接法在内的一组方法中的至少一种方法，使得内部连接端子12与配线图案14相互结合，从而在内部连接端子12与配线图案14的结合部分形成合金层25。例如在使用Au作为构成内部连接端子12的金属材料的情况下，优选使用Cu作为配线图案14的材料。因此，可以在配线图案14与内部连接端子12之间形成具有强结合力的合金层25(在这种情况下为Cu-Au合金层)。
然后(在结合步骤之后)，使配线图案14和15的表面粗糙化(粗糙化步骤)。在粗糙化步骤中，例如可以通过黑化处理或者粗糙化蚀刻处理使配线图案14和15的表面粗糙化。此后(在粗糙化处理之后)，进行与上述图20至图23所示步骤相同的处理，从而将形成在半导体基板31上的多个半导体器件10分割成各单个件。
根据按照本实施例的半导体器件的另一种制造方法，按压形成在树脂层13的上表面13A上的金属层33，使得金属层33的下表面33B与内部连接端子12的上端12A接触，然后对金属层33进行图案化以形成配线图案14和15，之后使配线图案14的接触内部连接端子12的部分与内部连接端子12的接触配线图案14的部分相结合。因此，即使在树脂层13变形的情况下(例如，在树脂层13由于水分或热量的影响而膨胀的情况下)，也可以防止内部连接端子12与配线图案14的结合部分彼此分离。因此，可以充分保证内部连接端子12与配线图案14之间的电连接可靠性。
此外，通过使用Au作为构成内部连接端子12的金属材料并且使用Cu作为金属层33的材料，可以在金属层33的与配线图案14相对应的部分与内部连接端子12之间形成具有强结合力的合金层25(在这种情况下为Cu-Au合金层)。因此，可以进一步加强内部连接端子12与配线图案14之间的电连接可靠性。
(第二实施例)
图27是示出根据本发明第二实施例的半导体器件的剖视图。在图27中，与根据第一实施例的半导体器件10相同的部件具有相同的附图标记。
参见图27，除了在根据第一实施例的半导体器件10的结构中进一步设置连接焊盘41以外，按照与半导体器件10相同的方式构成根据第二实施例的半导体器件40。
连接焊盘41设置成覆盖配线图案14和15的外部连接端子设置区域14A和15A。从阻焊层16的开口部分16A和16B中露出连接焊盘41。在连接焊盘41的从开口部分16A和16B露出的部分上设置外部连接端子17。连接焊盘41用于使配线图案14与外部连接端子17电连接。例如可以使用Sn层、或Ni层或Ti层作为连接焊盘41。例如可将连接焊盘41的厚度设定为2μm。
图28至图34是制造根据本发明第二实施例的半导体器件的制造工艺的视图。在图28至图34中，与根据第二实施例的半导体器件40相同的部件具有相同的附图标记。
参见图28至图34，将对根据第二实施例的半导体器件40的制造方法进行描述。首先，进行与第一实施例中所述的图12至图15所示步骤(包括树脂层形成步骤)相同的处理，以便形成图15所示的结构。
接下来，在图28所示步骤中，在树脂层13的上表面13A上依次设置第一金属层44和第二金属层45。第一金属层44用作配线图案14和15的基材。第一金属层44由以下这种金属材料构成，即：当将要对第二金属层45(连接焊盘41的基材)蚀刻时，该金属材料难以被蚀刻剂或蚀刻气体所蚀刻。更具体地说，例如在使用Sn层、或Ni层或Ti层作为第二金属层45的情况下，可以使用例如Cu层或Cu箔作为第一金属层44。
这样，第一金属层44由以下这种金属材料构成，即：当将要对第二金属层45蚀刻时，该金属材料难以被蚀刻剂或蚀刻气体所蚀刻。当对第二金属层45进行蚀刻以形成连接焊盘41时(参见图31)，可以防止用作配线图案14和15的基材的第一金属层44受到蚀刻。
更具体地说，在形成金属层的步骤中，例如，将通过在用作第一金属层44的Cu箔上形成用作第二金属层45的Sn层所获得的片状分层部件粘贴到树脂层13的上表面13A上，从而形成第一金属层44和第二金属层45。在使用Cu箔作为第一金属层44的情况下，例如可将第一金属层44的厚度设定为10μm。此外，在使用Sn层作为第二金属层45的情况下，例如可将第二金属层45的厚度设定为2μm。
随后，在图29所示步骤中，在对图28所示结构加热的状态下，按压第二金属层45，以使第一金属层44的下表面44A与内部连接端子12的上端12A接触，从而在内部连接端子12的与第一金属层44下表面44A相接触的部分上形成几乎为平坦表面的上表面12B(接触步骤)。此时，对图28所示结构进行加热以使树脂层13固化。在使第一金属层44的下表面44A接触内部连接端子12之后，例如可将树脂层13的厚度设定为10μm至60μm。
这样，不需要对树脂层13抛光以从树脂层13中露出内部连接端子12的上端的步骤。也不需要以下步骤，即：按压第二金属层45，以使用作配线图案14和15基材的第一金属层44接触内部连接端子12，从而使得各内部连接端子12的高度一致。因此，可以减少制造半导体器件40的步骤数目。因此，可以降低半导体器件40的制造成本。
然后，在图30所示步骤中，使第一金属层44的接触内部连接端子12上端12A的部分(第一金属层44的与配线图案14相对应的部分)与内部连接端子12上端12A的接触第一金属层44下表面44A的部分相结合，从而在内部连接端子12与第一金属层44的结合部分形成合金层25(结合步骤)。
在该结合步骤中，例如通过使用包括激光焊接法、超声焊接法以及电阻焊接法在内的一组方法中的至少一种方法使得内部连接端子12与第一金属层44相结合，从而在内部连接端子12与第一金属层44的结合部分形成合金层25。
这样，按压形成在树脂层13的上表面13A上的第一金属层44(配线图案14和15的基材)，以使第一金属层44的下表面44A接触内部连接端子12的上端12A，然后使第一金属层44的接触内部连接端子12的部分(第一金属层44的与配线图案14相对应的部分)与内部连接端子12上端12A的接触第一金属层44的部分相互结合。因此，即使在树脂层13变形的情况下(例如，在树脂层13由于水分或热量的影响而膨胀的情况下)，也可以防止内部连接端子12与第一金属层44(第一金属层44的与配线图案14相对应的部分)的结合部分彼此分离。因此，可以充分保证内部连接端子12与配线图案14之间的电连接可靠性。
此外，也可以使用Au作为构成内部连接端子12的金属材料，并且使用Cu作为第一金属层44的材料。这样，通过使用Au作为构成内部连接端子12的金属材料并且使用Cu作为第一金属层44的材料，可以在第一金属层44的与配线图案14相对应的部分与内部连接端子12之间形成具有强结合力的合金层25(在这种情况下为Cu-Au合金层)。因此，可以进一步加强内部连接端子12与配线图案14之间的电连接可靠性。在使用Cu-Au合金层作为合金层25的情况下，例如可将合金层25的厚度设定为0.5μm至1.0μm。
随后，在图31所示步骤中，通过蚀刻对第二金属层45进行图案化，以在第一金属层44的与外部连接端子设置区域14A和15A相对应的部分形成连接焊盘41(连接焊盘形成步骤)。更具体地说，在第二金属层45上形成经过图案化的抗蚀膜，将该抗蚀膜用作掩模通过各向异性蚀刻对第二金属层45进行蚀刻，从而形成连接焊盘41。
然后，在图32所示步骤中，在图31所示结构上形经过图案化的抗蚀膜47。该抗蚀膜47为用于对第一金属层44进行蚀刻以形成配线图案14和15的掩模。
随后，在图33所示步骤中，使用抗蚀膜47作为掩模以对第一金属层44进行蚀刻，从而形成配线图案14和15(配线图案形成步骤)。
接下来，在图34所示步骤中，去除图33所示的抗蚀膜47。然后，进行与第一实施例中所述的图20至图23所示步骤相同的处理，从而将在半导体基板31上制造出的各半导体器件40分割成各单个件。
根据按照本实施例的半导体器件的制造方法，按压形成在树脂层13的上表面13A上的第一金属层44(配线图案14和15的基材)，以使第一金属层44的下表面44A与内部连接端子12的上端12A接触，然后使第一金属层44的接触内部连接端子12的部分(第一金属层44的与配线图案14相对应的部分)与内部连接端子12上端12A的接触第一金属层44的部分相互结合。因此，即使在树脂层13变形的情况下(例如，在树脂层13由于水分或热量的影响而膨胀的情况下)，也可以防止内部连接端子12与第一金属层44(第一金属层44的与配线图案14相对应的部分)的结合部分彼此分离。因此，可以充分保证内部连接端子12与配线图案14之间的电连接可靠性。
此外，通过使用Au作为构成内部连接端子12的金属材料并且使用Cu作为第一金属层44的材料，可以在第一金属层44的与配线图案14相对应的部分与内部连接端子12之间形成具有强结合力的合金层25(在这种情况下为Cu-Au合金层)。因此，可以进一步加强内部连接端子12与配线图案14之间的电连接可靠性。
在根据本实施例的半导体器件40的制造方法中，虽然已经将在接触步骤之后进行结合步骤的情况作为实例进行了描述，但也可以在连接焊盘形成步骤或者配线图案形成步骤之后进行结合步骤。在这些情况下，可以获得与根据本实施例的半导体器件40的制造方法相同的优点。
图35至图37是示出根据本发明第二实施例的半导体器件的制造工艺的变型例的视图。在图35至图37，与根据第二实施例的半导体器件40相同的部件具有相同的附图标记。
参见图35至图37，将对根据第二实施例的半导体器件40的另一种制造方法进行描述。首先，进行与上述图12至图15所示步骤(包括树脂层形成步骤)相同的处理，以便形成图15所示的结构。接下来，在图35所示步骤中，在树脂层13的上表面13A上依次设置第一金属层44、第二金属层45以及保护层51。该保护层51用于保护第二金属层45。借助具有小结合力的粘合剂将保护层51粘贴到第二金属层45上。因此，可以容易地从第二金属层45上剥离保护层51。例如可以使用金属箔(例如，Cu箔)作为保护层51。在使用Cu箔作为保护层51的情况下，例如可将保护层51的厚度设定为35μm至200μm。
随后，在图36所示步骤中，在对图35所示结构加热的状态下，按压保护层51以使第一金属层44的下表面44A接触内部连接端子12的上端12A，从而在内部连接端子12的与第一金属层44下表面44A相接触的部分上形成几乎为平坦表面的上表面12B(接触步骤)。此时，对图35所示结构进行加热以使树脂层13固化。在使第一金属层44的下表面44A接触内部连接端子12之后，例如可将树脂层13的厚度设定为10μm至60μm。
这样，按压形成在第二金属层45上的保护层51，使得第一金属层44的与配线图案14相对应的部分与内部连接端子12接触。因此，在接触步骤中，可以防止第二金属层45损坏。在第二金属层45上形成保护层51，然后按压该保护层51，以使第一金属层44的与配线图案14相对应的部分与内部连接端子12接触，这对第二金属层45具有小厚度的情况特别有效。
接下来，在图37所示步骤中，去除图36所示的保护层51(保护层去除步骤)。然后，进行与上述图30至图34所示步骤(包括结合步骤、连接焊盘形成步骤以及配线图案形成步骤)相同的处理，随后再进行与第一实施例中所述的图20至图23所示步骤相同的处理。从而，将在半导体基板31上制造出的各半导体器件40分割成各单个件。
根据按照本实施例的半导体器件的制造方法的变型例，按压形成在第二金属层45上的保护层51，使得第一金属层44的与配线图案14相对应的部分与内部连接端子12相接触。因此，可以防止第二金属层45在接触步骤中损坏。
此外，根据按照本实施例的半导体器件的制造方法的变形例，可以获得与根据第二实施例的半导体器件40的制造方法相同的优点。
在根据本实施例的半导体器件40的制造方法的变形例中，虽然已经将在保护层去除步骤之后进行结合步骤的情况作为实例进行了描述，但也可以在接触步骤与保护层去除步骤之间、或者在连接焊盘形成步骤之后、或者在配线图案形成步骤之后进行结合步骤。在这些情况下，可以获得与根据本实施例的半导体器件40的制造方法相同的优点。此外，在接触步骤与保护层去除步骤之间进行结合步骤的情况下，可以防止第二金属层45在结合步骤中损坏。
(第三实施例)
图38是示出根据本发明第三实施例的半导体器件的剖视图。在图38中，与根据第二实施例的半导体器件40相同的部件具有相同的附图标记。
参见图38，除了设置密封树脂62来代替设置在根据第二实施例的半导体器件40中的阻焊层16并且还设置有金属接线柱61以外，按照与半导体器件40相同的方式构成根据第三实施例的半导体器件60。
金属接线柱61设置在连接焊盘41上。因此，金属接线柱61与连接焊盘41电连接。金属接线柱61A的侧表面覆盖有密封树脂62。金属接线柱61的上表面61A从密封树脂62中露出。金属接线柱61的上表面61A形成为与密封树脂62的上表面62A几乎齐平。在金属接线柱61的上表面61A上设置外部连接端子17。金属接线柱61使外部连接端子17与连接焊盘41电连接。
这样，金属接线柱61设置在外部连接端子17与连接焊盘41之间。因此，当将外部连接端子17与设置在诸如母板等安装基板(未示出)上的焊盘(未示出)连接时，可以通过金属接线柱61减轻外部连接端子17所承受的应力。例如可以使用Cu作为金属接线柱61的材料。此外，例如可将金属接线柱61的高度设定为50μm至200μm。
在树脂层13的上表面13A上设置密封树脂62以覆盖配线图案14和15、连接焊盘41以及金属接线柱61的侧表面。例如可以使用通过传递模塑法或压缩模塑法而形成的环氧树脂作为密封树脂62。
图39至图50是示出根据本发明第三实施例的半导体器件的制造工艺的视图。在图39至图50中，与根据第三实施例的半导体器件60相同的部件具有相同的附图标记。
参见图39至图50，将对根据第三实施例的半导体器件60的制造方法进行描述。首先，进行与第一实施例中所述的图12至图15所示步骤(同样包括树脂层形成步骤)相同的处理，以便形成图15所示的结构。
接下来，在图39所示步骤中，在树脂层13的上表面13A上依次设置第一金属层44、第二金属层45以及第三金属层64。第一金属层44是配线图案14和15的基材。此外，第一金属层44由以下这种金属材料构成，即：当将要对第二金属层45(连接焊盘41的基材)进行蚀刻时，该金属材料难以被蚀刻剂或蚀刻气体所蚀刻。更具体地说，例如在使用Sn层、或Ni层或Ti层作为第二金属层45的情况下，可以使用例如Cu层或Cu箔作为第一金属层44。在使用Cu箔作为第一金属层44的情况下，例如可将第一金属层44的厚度设定为10μm。
这样，第一金属层44由以下这种金属材料构成，即：当将要对第二金属层45进行蚀刻时，该金属材料难以被蚀刻剂或蚀刻气体所蚀刻。因此，当对第二金属层45进行蚀刻以形成连接焊盘41时(参见图31)，可以防止第一金属层44受到蚀刻。
第二金属层45是连接焊盘41的基材。此外，第二金属层45由以下这种金属材料构成，即：当将要对第三金属层64(金属接线柱61的基材)进行蚀刻时，该金属材料难以被蚀刻剂或蚀刻气体所蚀刻。更具体地说，在使用Cu箔作为第三金属层64的情况下，可以使用例如Sn层、或Ni层或Ti层作为第二金属层45。在使用Sn层作为第二金属层45的情况下，例如可将第二金属层45的厚度设定为2μm。
通过蚀刻对第三金属层64进行图案化，从而使第三金属层64变为金属接线柱61。例如可以使用Cu层或Cu箔作为第三金属层64。在这种情况下，例如可将第三金属层64的厚度设定为50μm至200μm。
更具体地说，在形成金属层的步骤中，例如，通过以下方式获得片状金属分层制品，即：依次将用作第二金属层45的Sn层和用作第三金属层64的Cu箔设置在用作第一金属层44的另一Cu箔上，然后将所获得的片状金属分层制品粘贴到树脂层13的上表面13A上，从而形成第一金属层44、第二金属层45以及第三金属层64。
随后，在图40所示步骤中，在对图39所示结构加热的状态下，按压第三金属层64以使第一金属层44的下表面44A接触内部连接端子12的上端12A，从而在内部连接端子12的与第一金属层44下表面44A相接触的部分上形成几乎为平坦表面的上表面12B(接触步骤)。此时，对图39所示结构进行加热以使树脂层13固化。在使第一金属层44的下表面44A接触内部连接端子12之后，例如可将树脂层13的厚度设定为10μm至60μm。
这样，不需要以下步骤，即：按压第三金属层64以使用作配线图案14和15的基材的第一金属层44接触内部连接端子12，从而使得内部连接端子12的高度一致的步骤，以及对树脂层13抛光以从树脂层13中露出内部连接端子12的上端的步骤。因此，可以减少制造半导体器件60的步骤数目。因此，可以降低半导体器件60的制造成本。
然后，在图41所示步骤中，使第一金属层44的接触内部连接端子12上端12A的部分(第一金属层44的与配线图案14相对应的部分)与内部连接端子12上端12A的接触第一金属层44下表面44A的部分相结合，从而在内部连接端子12与第一金属层44的结合部分形成合金层25(结合步骤)。
在该结合步骤中，例如通过使用包括激光焊接法、超声焊接法以及电阻焊接法在内的一组方法中的至少一种方法，使得内部连接端子12与第一金属层44结合，从而在内部连接端子12与第一金属层44的结合部分形成合金层25。
这样，按压第三金属层64以使第一金属层44的下表面44A接触内部连接端子12的上端12A，然后使得第一金属层44的接触内部连接端子12的部分(第一金属层44的与配线图案14相对应的部分)与内部连接端子12上端12A的接触第一金属层44的部分相互结合。因此，即使在树脂层13变形的情况下(例如，在树脂层13由于水分或热量的影响而膨胀的情况下)，也可以防止内部连接端子12与第一金属层44(第一金属层44的与配线图案14相对应的部分)的结合部分彼此分离。因此，可以充分保证内部连接端子12与配线图案14之间的电连接可靠性。
此外，也可以使用Au作为构成内部连接端子12的金属材料并且使用Cu作为第一金属层44的材料。这样，通过使用Au作为构成内部连接端子12的金属材料并且使用Cu作为第一金属层44的材料，可以在第一金属层44的与配线图案14相对应的部分与内部连接端子12之间形成具有强结合力的合金层25(在这种情况下为Cu-Au合金层)。因此，可以进一步加强内部连接端子12与配线图案14之间的电连接可靠性。在使用Cu-Au合金层作为合金层25的情况下，例如可将合金层25的厚度设定为0.5μm至1.0μm。
随后，在图42所示步骤中，在第三金属层64的与将要形成金属接线柱61的区域相对应的部分上形成经过图案化的抗蚀膜66。接下来，在图43所示步骤中，将该抗蚀膜66用作掩模以对第三金属层64进行蚀刻，从而在抗蚀膜66下方形成金属接线柱61(金属接线柱形成步骤)。
此时，第二金属层45起到用于蚀刻第三金属层64的阻蚀层的作用。因此，可以防止在对第三金属层64进行蚀刻时第二金属层45受到蚀刻。在对第三金属层64进行蚀刻时，例如可以使用各向异性蚀刻(例如，干性蚀刻)。
随后，在图44所示步骤中，将抗蚀膜66用作掩模以对第二金属层45进行蚀刻，从而形成连接焊盘41(连接焊盘形成步骤)。
此时，第一金属层44起到用于蚀刻第二金属层45的阻蚀层的作用。因此，可以防止在对第二金属层45进行蚀刻时第一金属层44受到蚀刻。在对第二金属层45进行蚀刻时，例如可以使用各向异性蚀刻(例如，干性蚀刻)。
随后，在图45所示步骤中，去除图44所示的抗蚀膜66。然后，在图46所示步骤中，在图45所示结构上形成经过图案化的抗蚀膜68。该抗蚀膜68形成为覆盖图45所示结构的与将要形成配线图案14和15的区域相对应的部分。抗蚀膜68为用于对第一金属层44进行蚀刻以形成配线图案14和15的蚀刻掩模。
此后，在图47所示步骤中，将抗蚀膜68用作掩模以对第一金属层44进行蚀刻，从而形成配线图案14和15(配线图案形成步骤)。在对第一金属层44进行蚀刻时，例如可以使用各向异性蚀刻(例如，干性蚀刻)。接下来，在图48所示步骤中，去除图47所示的抗蚀膜68。
接下来，在图49所示步骤中，形成密封树脂62以覆盖图48所示结构的上表面一侧(更具体地说，为配线图案14和15、连接焊盘41、金属接线柱61以及树脂层13的上表面13A)。此时，密封树脂62形成为覆盖金属接线柱61的上表面61A。例如通过传递模塑法或压缩模塑法形成密封树脂62。例如可以使用环氧树脂作为密封树脂62。
随后，在图50所示步骤中，去除多余的密封树脂62(密封树脂62的位于金属接线柱61上表面61A所在平面的上方的部分)，使得金属接线柱61的上表面61A与密封树脂62的上表面62A几乎齐平。更具体地说，例如通过等离子灰化法(plasma ashing)去除多余的密封树脂62。然后，进行与第一实施例中所述的图21至图23所示步骤相同的处理，从而将在半导体基板31上制造出的各半导体器件60分割成各单个件。
根据按照本实施例的半导体器件的制造方法，按压第三金属层64，以使第一金属层44的下表面44A接触内部连接端子12的上端12A，然后使第一金属层44的接触内部连接端子12的部分(第一金属层44的与配线图案14相对应的部分)与内部连接端子12上端12A的接触第一金属层44的部分相互结合。因此，即使在树脂层13变形的情况下(例如，在树脂层13由于水分或热量的影响而膨胀的情况下)，也可以防止内部连接端子12与第一金属层44(第一金属层44的与配线图案14相对应的部分)的结合部分彼此分离。因此，可以充分保证内部连接端子12与配线图案14之间的电连接可靠性。
此外，通过使用Au作为构成内部连接端子12的金属材料并且使用Cu作为第一金属层44的材料，可以在第一金属层44的与配线图案14相对应的部分与内部连接端子12之间形成具有强结合力的合金层25(在这种情况下为Cu-Au合金层)。因此，可以进一步加强内部连接端子12与配线图案14之间的电连接可靠性。
此外，通过在外部连接端子17与连接焊盘41之间形成金属接线柱61，可以消除外部连接端子17所承受的应力。
在根据本实施例的半导体器件60的制造方法中，虽然已经将在接触步骤之后进行结合步骤的情况作为实例进行了描述，但也可以在金属接线柱形成步骤之后(在去除抗蚀膜66之后)、在连接焊盘形成步骤之后(在去除抗蚀膜66之后)或者在配线图案形成步骤之后(在去除抗蚀膜68之后)进行结合步骤。在这些情况下，可以获得与根据本实施例的半导体器件60的制造方法相同的优点。
虽然上面已经详细地描述了根据本发明的优选实施例，但是本发明不限于这些具体实施例，而是在不脱离权利要求书所限定的本发明的范围的情况下，可以进行各种修改和变型。
本发明可以适用于下述这种半导体器件的制造方法，即：其中通过倒装芯片结合法将半导体芯片连接到配线图案上，并且从平面看去该半导体器件的尺寸与半导体芯片的尺寸几乎相等。

Claims (19)

1.一种半导体器件的制造方法，所述半导体器件包括：半导体基板；多个半导体芯片，其形成在所述半导体基板上，并且每一个半导体芯片都具有电极焊盘；内部连接端子，其设置在所述电极焊盘上；以及配线图案，其与所述内部连接端子电连接，
所述半导体器件的制造方法包括：
树脂层形成步骤，形成树脂层以在设置有所述内部连接端子的一侧覆盖所述半导体芯片并且覆盖所述内部连接端子；
金属层形成步骤，在所述树脂层的上表面上形成至少一层金属层；
接触步骤，按压所述金属层以使所述金属层接触所述内部连接端子；
结合步骤，在所述接触步骤之后，使所述金属层的接触所述内部连接端子的部分与所述内部连接端子的接触所述金属层的部分相结合；以及
配线图案形成步骤，在所述结合步骤之后，将所述金属层图案化以形成所述配线图案。
2.根据权利要求1所述的半导体器件的制造方法，
其中，在所述结合步骤中，在所述金属层与所述内部连接端子的结合部分形成合金层。
3.根据权利要求1或2所述的半导体器件的制造方法，
其中，在所述结合步骤中，通过下述群组中的至少一种方法使所述金属层与所述内部连接端子相互结合，所述群组包括：激光焊接法、超声焊接法以及电阻焊接法。
4.一种半导体器件的制造方法，所述半导体器件包括：半导体基板；多个半导体芯片，其形成在所述半导体基板上，并且每一个半导体芯片都具有电极焊盘；内部连接端子，其设置在所述电极焊盘上；以及配线图案，其与所述内部连接端子电连接，
所述半导体器件的制造方法包括：
树脂层形成步骤，形成树脂层以在设置有所述内部连接端子的一侧覆盖所述半导体芯片并且覆盖所述内部连接端子；
金属层形成步骤，在所述树脂层的上表面上形成金属层；
接触步骤，按压所述金属层以使所述金属层接触所述内部连接端子；
配线图案形成步骤，在所述接触步骤之后，将所述金属层图案化以形成所述配线图案；以及
结合步骤，在所述配线图案形成步骤之后，使所述配线图案的接触所述内部连接端子的部分与所述内部连接端子的接触所述配线图案的部分相结合。
5.根据权利要求4所述的半导体器件的制造方法，
其中，在所述结合步骤中，在所述配线图案与所述内部连接端子的结合部分形成合金层。
6.根据权利要求4或5所述的半导体器件的制造方法，
其中，在所述结合步骤中，通过下述群组中的至少一种方法使所述配线图案与所述内部连接端子相互结合，所述群组包括：激光焊接法、超声焊接法以及电阻焊接法。
7.根据权利要求1至2和4至5中任一项所述的半导体器件的制造方法，还包括：
粗糙化步骤，在所述结合步骤之后，使所述配线图案的表面粗糙化。
8.根据权利要求1至2和4至5中任一项所述的半导体器件的制造方法，
其中，所述内部连接端子的材料为Au，所述配线图案的材料为Cu。
9.根据权利要求1至2和4至5中任一项所述的半导体器件的制造方法，
其中，所述树脂层为绝缘树脂层或各向异性导电树脂层。
10.根据权利要求1所述的半导体器件的制造方法，其中，
在所述金属层形成步骤中，在所述树脂层的上表面上依次设置第一金属层和第二金属层，
在所述接触步骤中，按压所述第二金属层以使所述第一金属层接触所述内部连接端子，
在所述结合步骤中，在所述接触步骤之后，使所述第一金属层的接触所述内部连接端子的部分与所述内部连接端子的接触所述第一金属层的部分相结合，
在所述配线图案形成步骤中，对所述第一金属层进行蚀刻以形成所述配线图案，并且
所述半导体器件的制造方法还包括：连接焊盘形成步骤，即对所述第二金属层进行蚀刻以形成连接焊盘。
11.根据权利要求10所述的半导体器件的制造方法，还包括：
保护层形成步骤，在所述第二金属层上形成用于保护所述第二金属层的保护层；以及
保护层去除步骤，在所述接触步骤之后去除所述保护层，
其中，在所述接触步骤中，按压所述保护层以使所述第一金属层接触所述内部连接端子。
12.根据权利要求10所述的半导体器件的制造方法，其中，
在所述金属层形成步骤中，在所述树脂层的上表面上依次设置所述第一金属层、所述第二金属层以及第三金属层，
在所述接触步骤中，按压所述第三金属层以使所述第一金属层接触所述内部连接端子，并且
所述半导体器件的制造方法还包括：金属接线柱形成步骤，即对所述第三金属层进行蚀刻以形成金属接线柱。
13.根据权利要求10至12中任一项所述的半导体器件的制造方法，
其中，在所述结合步骤中，在所述第一金属层与所述内部连接端子的结合部分形成合金层。
14.根据权利要求10至12中任一项所述的半导体器件的制造方法，
其中，在所述结合步骤中，通过下述群组中的至少一种方法使所述第一金属层与所述内部连接端子相互结合，所述群组包括：激光焊接法、超声焊接法以及电阻焊接法。
15.根据权利要求10至12中任一项所述的半导体器件的制造方法，还包括：
粗糙化步骤，在所述结合步骤之后，使所述配线图案的表面粗糙化。
16.根据权利要求10至12中任一项所述的半导体器件的制造方法，
其中，所述内部连接端子的材料为Au，所述配线图案的材料为Cu。
17.根据权利要求10至12中任一项所述的半导体器件的制造方法，
其中，所述树脂层为绝缘树脂层或各向异性导电树脂层.
18.根据权利要求10至12中任一项所述的半导体器件的制造方法，
其中，所述第一金属层是用于蚀刻所述第二金属层的阻蚀层。
19.根据权利要求12所述的半导体器件的制造方法，
其中，所述第二金属层是用于蚀刻所述第三金属层的阻蚀层。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102162991A (zh) * 2011-04-02 2011-08-24 深南电路有限公司 阻焊曝光底片及线路板制作工艺

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8294265B1 (en) * 2010-03-31 2012-10-23 Amkor Technology, Inc. Semiconductor device for improving electrical and mechanical connectivity of conductive pillers and method therefor
KR101287604B1 (ko) * 2011-03-11 2013-07-19 한국생산기술연구원 탄소나노튜브를 이용하여 접합강도와 전기전도도가 향상된 전기저항용접용 도전성 접착제 및 이를 이용한 하이브리드 접합방법
US20130328191A1 (en) * 2012-06-12 2013-12-12 Intel Mobile Communications GmbH Cte adaption in a semiconductor package
KR101352057B1 (ko) * 2013-07-22 2014-01-15 주식회사 이츠웰 회로와 칩을 통합한 엘이디 칩 어레이
KR20190019985A (ko) 2019-02-15 2019-02-27 도서출판각 유한회사 스마트 투어 서비스 방법 및 장치

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3378171B2 (ja) 1997-06-02 2003-02-17 山一電機株式会社 半導体パッケージの製造方法
JPH1145905A (ja) 1997-07-24 1999-02-16 Yamaichi Electron Co Ltd Ｉｃチップの接点変換構造と該接点変換構造の形成法
JPH1187605A (ja) 1997-09-08 1999-03-30 Sony Corp 半導体装置及びその製造方法
US6740960B1 (en) 1997-10-31 2004-05-25 Micron Technology, Inc. Semiconductor package including flex circuit, interconnects and dense array external contacts
JP2001185845A (ja) * 1999-12-15 2001-07-06 Internatl Business Mach Corp <Ibm> 電子部品の製造方法及び該電子部品
JP3870013B2 (ja) 2000-07-17 2007-01-17 日本アビオニクス株式会社 ウェハレベルｃｓｐの端子形成方法
JP2002050716A (ja) * 2000-08-02 2002-02-15 Dainippon Printing Co Ltd 半導体装置及びその作製方法
JP2002110854A (ja) * 2000-09-28 2002-04-12 Nec Corp 半導体装置およびその製造方法
JP2002270642A (ja) * 2001-03-12 2002-09-20 Sony Corp 半導体装置の製造方法
JP2004193497A (ja) * 2002-12-13 2004-07-08 Nec Electronics Corp チップサイズパッケージおよびその製造方法
JP2005159061A (ja) * 2003-11-27 2005-06-16 Fujitsu Ltd 超音波ツール及び超音波接合装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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