CN101351892B - 半导体器件和制造该半导体器件的方法 - Google Patents

半导体器件和制造该半导体器件的方法 Download PDF

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Abstract

本发明提供了一种高电压晶体管，该高电压晶体管包括尺寸较小的有源区。一种半导体器件，其包括：形成于半导体衬底中的隔离区；通过隔离区限定的有源区；在半导体衬底上的有源区内形成的栅电极，栅极绝缘体夹在栅电极和半导体衬底之间；提供在栅电极下方的半导体衬底中的沟道区；位于栅电极的两侧上的源极区和漏极区；位于沟道区和源极区或漏极区之间的漂移区，其中源极区和漏极区中的至少一个至少位于隔离区的一部分上并且通过漂移区连接到沟道区。

Description

半导体器件和制造该半导体器件的方法
技术领域
本发明涉及一种半导体器，更具体涉及一种具有高压晶体管或者高压晶体管和低压晶体管的半导体器件。 
背景技术
与低压晶体管相比，由于需要长的栅极长度、低浓度扩散区作为漂移区以及其他因素，高压晶体管尺寸都非常大。 
目前为止，已经提出了各种技术来降低大尺寸高压晶体管。这些当中，日本专利特开平No.Hei 8(1996)-97411已经提出了一种关于衬底在水平方向上缩短横向MOSFET漂移区长度，同时通过在漏极漂移区表面中形成沟槽保留高电压阻抗的技术，以便在衬底厚度方向上也获得漂移长度。 
以下参考在此所附的图17描述制造高压横向沟槽MOSFET的方法。 
在P型衬底1中的P型阱2的表面层中形成沟槽3，且在沟槽3的侧面和底表面的外部附近形成N型漏极漂移区4。之后，用绝缘膜5填充沟槽3。接下来，通过离子注入形成P型基区8和P型沟道区10，和之后形成栅电极7，通过离子注入形成N型源极区9和N型漏极区11。而且，在N型源极区9和N型漏极区11上分别形成电极14和15以便完成高压横向沟槽MOSFET。 
专利文献1：日本专利特开平No.Hei 8(1996)-97411 
发明内容
本发明解决的技术问题 
根据上述技术，可以一定程度上降低高压晶体管的尺寸。然而，由于必须在有源区中形成沟槽以及其他因素，这种尺寸降低的高压晶体管与低压晶体管相比仍然较大。由此，需要进一步降低高压晶体管的尺寸。 
特别是，在相同衬底上具有高压晶体管和低压晶体管的器件的尺寸受到高压晶体管的尺寸的限制。因此，存在通过小型化低压晶体管不能提供降低芯片尺寸的效果的问题。此外，存在限制布局自由度的问题。 
解决问题的方式 
本发明人已经发现可以利用一个(多个)隔离区表面作为提供源极区和漏极区中至少一个的一个(多个)位置，来降低具有长的漂移长度的半导体器件的尺寸。 
因此，本发明提供了一种半导体器件，其包括： 
形成于半导体衬底中的隔离区； 
由隔离区限定的有源区； 
在半导体衬底上有源区内部形成的栅电极，栅极绝缘体夹在栅电极和半导体衬底之间； 
提供在栅电极下方的半导体衬底中的沟道区； 
位于栅电极两侧的源极区和漏极区；以及 
位于沟道区和源极区或漏极区之间的漂移区， 
其中源极区和漏极区中的至少一个至少部分位于隔离区上并通过漂移区连接到沟道区。 
本发明人还发现可以通过在形成用于栅电极的半导体层之前形成位于一个(多个)隔离区上的用于源极区和/或漏极区的半导体层，可以提高降低了尺寸的半导体器件中源极区/沟道区/漏极区的对准精确度。 
本发明还提供了制造半导体器件的(第一)方法，其包括步骤： 
在具有隔离区和由隔离区限定的有源区的第一导电类型半导体衬底上形成第一半导体层，以便在栅极长度方向上跨越在有源区一侧上的隔离区到其另一侧上的隔离区； 
在半导体衬底中，在第一半导体层下方的有源区中的将成为沟道区的一部分的两侧上形成第二导电类型的低浓度区，和同时或预先或随后至少在于半导体衬底中形成的第二导电类型低浓度区上和在隔离区上的第一半导体层中形成第二导电类型低浓度区； 
去除至少在将成为沟道区的部分上方的第一半导体层，以便分割第一半导体层； 
在半导体衬底上和分割的第一半导体层之间形成栅极绝缘体； 
在栅极绝缘体和分割的第一半导体层上形成第二半导体层，绝缘膜夹入第二半导体层和分割的第一半导体层之间；和 
通过将分割的第一半导体层的至少一部分处理成第二导电类型高浓度区形成源极区和漏极区，该部分位于隔离区上，和同时或预先或随后通过将第二半导体层处理成第二导电类型高浓度区形成栅电极。 
而且，本发明人已经发现，当制造上述半导体器件时，可以通过使 用多晶硅埋入技术用于形成位于隔离区和连接至其的漂移区上的源极区或漏极区，有效地制造另一种减小尺寸的半导体器件。 
本发明还提供了制造半导体器件的(第二)方法，其包括步骤： 
在具有隔离区和由隔离区限定的有源区的第一导电类型半导体衬底中，在将成为沟道区的一部分的两侧上形成第二导电类型低浓度区； 
在半导体衬底中，在将成为沟道区的该部分上形成栅电极，栅极绝缘体夹入栅电极和半导体衬底之间； 
在半导体衬底上形成绝缘层； 
在绝缘层中形成开口，以便暴露出形成于半导体衬底中的第二导电类型低浓度区和隔离区； 
通过用半导体材料填充开口以形成半导体层； 
在半导体层中形成第二导电类型低浓度区，以便与半导体衬底中的第二导电类型低浓度区接触；和 
通过将部分半导体层处理成第二导电类型高浓度区以形成源极区和漏极区。 
本发明的优点 
根据本发明的半导体器件，可以极大地降低其尺寸同时保持所需的漂移长度。 
由于源极区和/或漏极区的至少部分位于一个(多个)隔离区上，导致源极区和半导体衬底之间和/或漏极区和半导体衬底之间产生的寄生电容降低，因此本发明的半导体器件能较快运行。 
根据本发明制造半导体器件的第一方法，由于可以以自对准方式确定栅极长度，因此可以进一步降低芯片尺寸。 
根据该方法，还可以提供具有改善了源极区/沟道区(栅电极)/漏极区的对准精确度的半导体器件。 
根据本发明制造半导体器件的第二方法，可以通过适当设置埋入半导体层的厚度来制造具有不同的所需漂移长度的半导体器件。 
附图说明
图1-1是在不同处理步骤中的一组截面图(a)至(c)，其示出了根据本发明的半导体器件及其制造方法的一个实施例(实例1)； 
图1-2是在不同处理步骤中的一组截面图(d)至(f)，其示出了根据本发明的半导体器件及其制造方法的设计实例(实例1)； 
图2-1是在不同处理步骤中的一组截面图(a)至(c)，其示出了根据本发明的半导体器件及其制造方法的另一个实施例(实例2)； 
图2-2是在不同处理步骤中的一组截面图(d)至(f)，其示出了根据本发明的半导体器件及其制造方法的实施例(实例2)； 
图3-1是在不同处理步骤中的一组截面图(a)至(d)，其示出了根据本发明的半导体器件及其制造方法的另一个实施例(实例3)； 
图3-2是在不同处理步骤中的一组截面图(e)至(h)，其示出了根据本发明的半导体器件及其制造方法的实施例(实例3)； 
图4-1是在不同处理步骤中的一组截面图(a)至(d)，其示出了根据本发明的半导体器件及其制造方法的另一个实施例(实例4)； 
图4-2是在不同处理步骤中的一组截面图(e)至(h)，其示出了根据本发明的半导体器件及其制造方法的实施例(实例4)； 
图5-1是在不同处理步骤中的一组截面图(a)至(d)，其示出了根据本发明的半导体器件及其制造方法的另一个实施例(实例5)； 
图5-2是在不同处理步骤中的一组截面图(e)至(h)，其示出了根据本发明的半导体器件及其制造方法的实施例(实例5)； 
图6-1是在不同处理步骤中的一组截面图(a)至(d)，其示出了根据本发明的半导体器件及其制造方法的另一个实施例(实例6)； 
图6-2是在不同处理步骤中的一组截面图(e)至(h)，其示出了根据本发明的半导体器件及其制造方法的实施例(实例6)； 
图7-1是在不同处理步骤中的一组截面图(a)至(d)，其示出了根据本发明的半导体器件及其制造方法的另一个实施例(实例7)； 
图7-2是在不同处理步骤中的一组截面图(e)至(h)，其示出了根据本发明的半导体器件及其制造方法的实施例(实例7)； 
图8-1是在不同处理步骤中的一组截面图(a)至(d)，其示出了根据本发明的半导体器件及其制造方法的另一个实施例(实例8)； 
图8-2是在不同处理步骤中的一组截面图(e)至(g)，其示出了根据本发明的半导体器件及其制造方法的实施例(实例8)； 
图9-1是在不同处理步骤中的一组截面图(a)至(d)，其示出了根据本发明的半导体器件及其制造方法的另一个实施例(实例9)； 
图9-2是在不同处理步骤中的一组截面图(e)至(g)，其示出了根据本发明的半导体器件及其制造方法的实施例(实例9)； 
图10-1是在不同处理步骤中的一组截面图(a)至(d)，其示出了根据本发明的半导体器件及其制造方法的另一个实施例(实例10)； 
图10-2是在不同处理步骤中的一组截面图(e)至(g)，其示出了根据本发明的半导体器件及其制造方法的实施例(实例10)； 
图11-1是在不同处理步骤中的一组截面图(a)至(c)，其示出了根据本发明的半导体器件及其制造方法的另一个实施例(实例11)； 
图11-2是在不同处理步骤中的一组截面图(d)至(f)，其示出了根据本发明的半导体器件及其制造方法的实施例(实例11)； 
图11-3是在不同处理步骤中的一组截面图(g)至(i)，其示出了根据本发明的半导体器件及其制造方法的实施例(实例11)； 
图12是在不同处理步骤中的一组截面图(a)至(b)，其示出了根据本发明的半导体器件及其制造方法的另一个实施例(实例12)； 
图13-1是在不同处理步骤中的一组截面图(a)至(d)，其示出了根据本发明的半导体器件及其制造方法的另一个实施例(实例13)； 
图13-2是在不同处理步骤中的一组截面图(e)至(h)，其示出了根据本发明的半导体器件及其制造方法的实施例(实例13)； 
图13-3是在不同处理步骤中的一组截面图(i)至(j)，其示出了根据本发明的半导体器件及其制造方法的实施例(实例13)； 
图14-1是在不同处理步骤中的一组截面图(a)至(c)，其示出了根据本发明的半导体器件及其制造方法的另一个实施例(实例14)； 
图14-2是在不同处理步骤中的一组截面图(d)至(f)，其示出了根据本发明的半导体器件及其制造方法的实施例(实例14)； 
图14-3是在不同处理步骤中的一组截面图(g)至(i)，其示出了根据本发明的半导体器件及其制造方法的实施例(实例14)； 
图15(a)示出了根据本发明在一个实施例(实例13)中CVD氧化膜和开态击穿电压之间的关系，(b)示出了在常规器件中开态击穿电压增量和CVD氧化膜厚度之间的关系； 
图16示出了低阻区的布局图形的实例，其中线AB表示栅电极-其上设置了源极区和漏极区的隔离区侧端的位置，和线CD表示隔离区-栅极绝缘体侧端的位置，和阴影表示形成低阻区的区域；和 
图17示出了常规半导体器件。 
参考符号的说明 
参考符号102、202、302、402、502、602、702、802、902、1002、1102、1202、1302和1402表示P型半导体衬底； 
参考符号104、204、304、404、504、604、704、804、904、1004、1104、1204、1304和1404表示隔离区； 
参考符号1205表示绝缘膜； 
参考符号106、206、306、406、506、606、706、806、906、1006、1106、1206、1306和1406表示栅极氧化膜； 
参考符号108、、116、126、208、216、308、316、326、408、416、508、516、526、608、616、626、627a、627b、708、716、726、808、816、826、908、916、926、1008、1016、1026、1108、1116、1126、1208、1308和1408表示光致抗蚀剂； 
参考符号309、409、509、609、709、1109、1309和1409表示第一多晶硅膜； 
参考符号110、210、310、311、410、510、511、610、710、810、910、1010、1110、1210、1310和1410表示半导体层(第二多晶硅膜)； 
参考符号112、114、212、214、312、314、412、414、512、514、612、614、712、714、812、814、912、914、1012、1014、1112、1114、1312、1313、1314、1412和1414表示N型低浓度扩散层； 
参考符号813表示硅化钛； 
参考符号118、218、818、918、1018和1118表示源极-形成部分； 
参考符号120、220、820、920、1020和1120表示漏极-形成区； 
参考符号122、222、822、922和1022表示栅电极-形成区； 
参考符号124、224、324、424、524、624、724、824、924、1024、1123和1124表示侧壁间隔物； 
参考符号10、20、30、40、50、60、70、80、90、100、110、120、130和140表示氧化硅膜； 
参考符号128、130、132、228、230、132、328、330、332、428、430、432、528、530、532、628、630、632、728、730、732、828、830、832、928、929、930、932、1028、1029、1030、1032、1128、1130、1132、1328、1330、1332、1428、1430和1432表示N型高浓度扩散层； 
参考符号134、234、334、434、534、634、734、834、934、1034、1133、1333、1334、1433和1434表示CVD氧化膜； 
参考符号136、236、336、436、536、636、736、836、936、1036、1136、1336和1436表示源电极线； 
参考符号138、238、338、438、538、638、738、838、938、1038、1138、1338和1438表示漏电极； 
参考符号1139表示栅电极； 
参考符号140、240、340、440、540、640、740、840、940、1040、1340和1440表示半导体衬底表面； 
参考符号1342、1343、1344、1442和1443表示开口；和 
参考符号L表示漂移长度。 
具体实施方式
在本发明的实施例中，位于一个(多个)隔离区上的源极区和漏极区中的至少一个被提供于跨越隔离区和有源区形成的半导体层中。根据本实施例，提供半导体器件，其中位于一个(多个)隔离区中的源极区和/或漏极区通过常规光刻技术制造。 
在本发明的实施例中，位于一个(多个)隔离区上的源极区和漏极区中的至少一个由整个半导体层形成，和一个(多个)漂移区提供在有源区中的半导体衬底的表面层中。根据本实施例，关于在源极区和漏极区上形成的配线层可以制作更多接触孔，从而改善接触孔的可靠性并降低通过每个接触孔的电流密度。 
在本发明的实施例中，位于隔离区上的源极区和漏极区中的至少一个位于半导体层的一部分中，该部分位于隔离区上或上方，和漂移区提供在半导体层和有源区内半导体衬底的表面层中。根据本发明实施例，由于源极区和/或漏极区仅位于一个(多个)隔离区上，导致在源极区和半导体衬底之间和/或漏极区和半导体衬底之间产生的寄生电容降低，因此半导体器件可更快地运行。 
在本发明的实施例中，栅电极由半导体制成且杂质浓度等于位于隔离区上的源极区和漏极区中的至少一个。根据本实施例，提供了一种以简化制造工艺制造的半导体器件，其中对栅电极和位于一个(多个)隔离区上的源极区和/或漏极区同时进行离子注入。 
在本发明的实施例中，位于隔离区上的源极区和漏极区中的至少一个以及栅电极通过处理形成在隔离区和有源区上的单层半导体膜而形成。根据本实施例，提供了一以非常简单的制造工艺制造的半导体器件。 
在本发明的实施例中，位于隔离区上的源极区和漏极区中的至少一个具有与栅电极的上表面处于相同平面上的上表面。根据本实施例，提供了一种半导体器件，其中半导体器件上表面的的高度差被降低至一定程度，这使得在随后的处理等中容易对其控制。 
在本发明的实施例中，半导体层覆盖栅电极的两个侧面中的至少一个，绝缘膜夹在半导体层和栅电极之间。根据本实施例，提供了一种半导体器件，由于在将高浓度离子注入到位于一个(多个)隔离区上的源极区和/或漏极区的期间，可以防止高浓度离子注入到源极区和/或漏极区下方的有源区中的半导体衬底表面中，因此可以以简单制造工艺来制造。 
在本发明的实施例中，位于隔离区上的源极区和漏极区中的至少一个通过处理在隔离区和有源区上形成的单层半导体膜来形成，栅电极被覆盖有半导体膜。 
在本发明的实施例中，半导体器件进一步包括在源极区和漏极区上的层间绝缘体，和接触孔穿过层间绝缘体形成。 
在本发明的实施例中，将接触孔提供到源极区和漏极区中至少一个的一部分上，该部分位于隔离区上。根据本实施例，提供半导体器件，由于降低了源极区和/或漏极区的寄生电容，因此能较快操作。 
在本发明的实施例中，半导体器件进一步包括在半导体衬底上的低压晶体管。根据本实施例，能提供极大降低了尺寸的包括高电压晶体管和低电压晶体管的半导体器件。在半导体器件中，布局自由度较高。 
<半导体器件的描述> 
以下将描述本发明半导体器件的主要和可选部件。 
(半导体衬底) 
在本发明的半导体器件中，半导体衬底不限于特定衬底，而是通常用于半导体器件衬底的任一种。例如，半导体衬底是由元素半导体如硅(Si)、锗(Ge)等、或化合物半导体如III-V族(GaAs、InP、GaAlAs等)、II-VI族(GdS/CdTe、Cu2S、ZnS、ZnSe等)或I-III-VI化合物半导体、碳化硅(SiC)、硅锗(SiGe)等构成的衬底。其中，Si衬底、Ge衬底和SiGe衬底是优选的。半导体衬底可具有如SOI结构、SOS结构等的结构。 
半导体衬底可预先掺杂有预定浓度的P或N型杂质。此外，掺杂有N 或P型杂质的一个或多个阱形成在半导体衬底中。半导体和杂质的适当组合在本领域中是公知的，且可以被适当选择以便实现将被制造的半导体器件所需的性能。当半导体是硅或锗时，例如，N型杂质包括V族元素如磷(P)、砷(As)和锑(Sb)，和P型杂质包括III族元素如硼(B)、铝(A1)、镓(Ga)和铟(In)。半导体衬底中的杂质浓度不特别受限制，只要其可用于半导体器件的半导体衬底即可，且例如在从1×1015至1×1017cm-3。在本发明中使用的半导体衬底优选为硅衬底，更优选是P或N型硅衬底，且特别优选是P型硅衬底。 
(隔离区) 
在本发明的半导体器件中，隔离区可以是任一种形式(例如，任一种材料、任一种形状以及其他)，其允许相互电隔离半导体衬底中相邻的有源区。通常，隔离区由绝缘膜形成，如氧化硅(SiO2)膜，氮化硅(SiN)膜或者杂质扩散层。 
隔离区的上表面可以与半导体衬底的表面处于相同平面，或者可处于比半导体衬底表面高的平面(例如接近50至300nm的较高平面)(即，隔离区可具有自半导体衬底表面的突起)。 
(有源区) 
根据本发明，为了最好地利用降低尺寸效应，优选有源区具有形成在其中提供的元件所需的最小尺寸。 
(栅极绝缘体) 
在本发明的半导体器件中，栅极绝缘体不限于任一特定绝缘体，而是一种允许电隔离形成于其上的栅电极和栅电极下方的半导体衬底的膜。例如，栅极绝缘体是单层或多层氧化硅膜、氮化硅膜、高介电(例如，Ta2O5)膜和/或其他。其中，优选氧化硅膜。 
根据所需半导体器件的特性、工作电压等适当确定栅极绝缘体的厚度。该厚度例如在约5至150nm的范围内。 
在具有位于隔离区上的源极区或漏极区的一侧上，栅极绝缘体可延伸到该相同隔离区的附近。这种栅极绝缘体能够工作以确保漂移长度至位于该隔离区上的源极区或漏极区。 
(栅电极) 
在本发明的半导体器件中，栅电极不限于特定栅电极，而是由一般用于电极的导电材料构成的电极。可用于栅电极的导电材料例如包括半 导体如多晶硅(特别是，以高浓度掺杂有杂质的低电阻半导体)、金属(铝(Al)、铜(Cu)、金(Au)、铂(Pt)等)、高熔点金属(钨(W)、钽(Ta)、钛(Ti)等)、硅化物(WSi2、MoSi2、TaSi2、TiSi2、NiSi2、CoSi2、PtSi2 等；尤其是具有高熔点金属的硅化物)、导电有机聚合物材料。其中优选多晶硅。 
当使用半导体(例如多晶硅)时，优选在在形成半导体层时或之后用N或P型杂质进行掺杂，以使得该层具有低电阻。构成栅电极的半导体层的杂质浓度不特别受限制而是足以用作栅电极的任意浓度。杂质浓度例如在1017至1021cm-3的范围内。 
在栅电极由掺杂有杂质的半导体制成的情况下，在此也将其称作“(P或N型)高浓度扩散层”或“(P或N型)高浓度扩散区”。 
栅电极可具有单层结构或两层或多层的多层结构，如polycide。栅电极也可具有至少部分埋入到形成在半导体衬底中的沟槽中的结构(所谓的沟槽栅电极)。 
栅电极可以以下形式形成，其两侧中的至少一个在栅极长度方在隔离区(即，其上形成源极区或漏极区的隔离区)上方延伸。这种情况下，在栅极绝缘体的外部，栅电极例如被提供于半导体层(其中形成了源极区或漏极区)上，该半导体层跨越隔离区和有源区形成并且与有源区中的半导体衬底表面接触，绝缘膜处于栅电极和半导体层之间。栅电极在隔离区上方延伸，允许在隔离区上方提供接触孔。结果，不必提供新的引出线而且也容易定位每个晶体管中的接触孔。因此，可以进一步降低芯片尺寸。 
根据所需半导体的特性、将施加的电压等，可以以适当厚度形成栅电极。其厚度例如可形成为约50至750nm，优选为50至500nm，更优选为100至300nm。 
栅极在其一个(或多个)侧壁上具有绝缘膜(例如氧化硅膜或氮化硅膜)的一个(或多个)侧壁间隔物。 
(源极区和漏极区) 
在此也将源极区和漏极区称作“(P或N型)高浓度扩散层”或“(P或N型)高浓度扩散区”。 
在本发明的半导体器件中，关于源极区和漏极区的尺寸、杂质浓度、结深度等不特别受限制，只要其适合作为通常形成于半导体器件中的源 极区和漏极区即可。可根据所需半导体的性能和特性适当调整源极区和漏极区的杂质浓度、尺寸等。杂质例如包括上面对于半导体衬底所描述的那些杂质。杂质可以是单一种类(例如磷、砷或硼)或者是两种或多种种类的组合(例如磷和砷的组合)。杂质浓度可以在1017至1021cm-3的范围内。杂质浓度等于由半导体构成的栅电极的浓度。 
在本发明中，源极区和漏极区中的一个或两个至少部分位于一个(多个)隔离区上，且通过一个(多个)漂移区连接到沟道区。 
优选至少漏极区位于隔离区上。 
在源极区和漏极区的上下文中，在此使用的短语“位于隔离区上”与短语“至少部分位于隔离区上”同义，除非上下文中另外指出。 
而且，在源极区和漏极区的上下文中，在此使用的短语“在隔离区上”包括“在隔离区上方”的含义。 
可仅在隔离区上设置位于隔离区上的源极区或漏极区，或者其部分(或者甚至大部分)在有源区上或上方突起，或者在形成隔离区以从半导体衬底表面突起的情况下，将源极区或漏极区定位在突起侧壁上。 
优选地，位于隔离区上的源极区或漏极区仅位于隔离区上。这种情况下，可以极大地降低仅位于隔离区上的源极区或漏极区和半导体衬底之间的寄生电容，从而允许很快地操作半导体器件。特别优选有源极区和漏极区都仅位于一个(多个)隔离区上。 
当仅源极区和漏极区中的一个位于隔离区上时，不位于隔离区上的源极区或漏极区形成在半导体衬底中的有源区中。不位于隔离区上的源极区或漏极区可以与沟道区直接接触或者通过半导体衬底的表面层中漂移区连接到沟道区。 
位于隔离区上的源极区或漏极区例如位于跨越隔离区和有源区形成且与有源区中的半导体衬底表面接触的半导体层中。这种情况下，位于隔离区上的源极区或漏极区可由整个半导体层形成，或者可位于半导体层的一部分中，该部分半导体层位于隔离区上。 
位于隔离区上的源极区或漏极区也被提供在半导体层的上部中，半导体层剩余的下部部分被用作为漂移区。换句话说，位于隔离区上的源极区或漏极区以以下方式被提供：其层叠在半导体层中的漂移区上。源极区或漏极区和漂移区垂直设置，以允许在水平方向上进一步降低半导体器件的尺寸，同时确保所需要的漂移长度。而且，可固定源极区和/或 漏极区的一个(多个)水平位置，同时具有一个(多个)不同的漂移长度。因此，可以简化布线图形等。 
构成半导体层的半导体材料可以与构成半导体衬底的半导体材料相同或不同。优选地，构成半导体层的半导体材料与构成半导体衬底的半导体材料相同。例如，优选当半导体衬底是硅衬底时，形成于其上的半导体层是多晶硅层。 
在位于隔离区上的源极区或漏极区以层叠在半导体层中的漂移区上的方式被提供的情况下，由于可设置的漂移长度部分取决于半导体层的厚度(高度)，因此可根据所需的漂移长度来设置半导体层的厚度。该厚度例如是600nm或更多，例如600至2000nm，或者600至1100nm。 
优选位于一个(多个)隔离区上的源极区和/或漏极区的一个(多个)上表面与栅电极的上表面处于相同平面。这导致一定程度上降低了半导体器件的上表面的水平高度差，致使在随后处理等中容易控制。 
(漂移区) 
漂移区(或场限制区)在此解释为“(P或N型)低浓度扩散层”或“(P或N型)低浓度扩散区”。 
在本发明的半导体器件中，漂移区含有与源极区和漏极区相同导电类型的杂质。漂移区的杂质种类可与连接至该漂移区的源极区或漏极区的杂质种类相同或者与其杂质种类的组合相同。漂移区的杂质浓度低于连接至该漂移区的源极区或漏极区的杂质浓度，例如在5×10-1至1×10 -4倍的范围内，优选在5×10-1至1×10-3的范围内，优选在1×10-1至1×10-3的范围内。杂质例如包括上述的半导体衬底的那些杂质。 
漂移区的杂质浓度在贯穿整个区域中不必是常数。例如漂移区由多个部分(例如两个沟道侧部分和源极或漏极侧部分)构成，且较接近源极或漏极侧部分的区域的杂质浓度高于较接近沟道侧部分的区域的杂质浓度。步进式增加/降低漂移区的浓度允许限制在源极区或漏极区和漂移区的结处产生的电场，导致更高的器件的电压阻抗。 
优选连接到沟道区的漂移区的端部在栅电极下方延伸。换句话说，优选漂移区与栅电极相邻，栅极绝缘体夹入其间。 
在本发明的半导体器件中，漂移区必须被提供于在隔离区上具有源极区或漏极区的一侧上。在源极区或漏极区被提供在半导体衬底中的情况下，漂移区可被提供或不提供在具有源极区或漏极区的一侧上。 
漂移区被提供在半导体衬底的表面层中。此外，漂移区也可以位于跨越隔离区和有源区形成的半导体层中。提供在半导体层中的漂移区的杂质浓度可以等于或低于或高于在有源区内的半导体衬底表面层中提供的漂移区的杂质浓度(但是低于连接到该漂移区的源极区或漏极区的杂质浓度)。 
在漂移区也位于跨越隔离区和有源区形成的半导体层中的情况下，由于在形成半导体层之前，根据制造环境，氧化膜(SiO2膜)自然形成于有源区内的半导体衬底表面层上，因此提供于半导体层中的漂移区通过自然的氧化膜连接到被提供于半导体衬底的表面层中的漂移区。这种情况下，在两个漂移区之间的电阻会增加，从而不会获得所制造的半导体器件的所需性能。 
为了避免该风险，本发明的半导体器件进一步包括低电阻区，其与提供在所形成的半导体层中的漂移区和提供于有源区中的半导体衬底表面层中的漂移区接触。在此，术语“低电阻区”涉及到薄层电阻近似等于于该区域接触的两个漂移区中至少一个的区域。低电阻区的薄层电阻例如在约10至30Ω/□的范围内。假设自然的氧化膜没有形成在半导体衬底表面上，低电阻区沿着半导体衬底的剖面面积可以是半导体衬底表面中的漂移区和半导体层之间接触面积的5至100％。 
低电阻区可以是金属或金属化合物层。 
金属可以是元素金属或者是两种或多种金属元素的合金。优选地，金属是能形成低电阻硅化物的金属(其电阻例如是1mΩ·cm或更低，优选是500μΩ·cm或更低，更优选是300μΩ·cm或更低，更优选是200μΩ·cm或更低，更优选是100μΩ·cm或更低，更优选是50μΩ·cm或更低，更优选是25μΩ·cm或更低，更优选是10μΩ·cm，和更优选是1μΩ·cm或更低)。能形成低电阻的硅化物的金属例如包括过渡金属、高熔点金属和贵金属。 
在本说明书中，过渡金属涉及到属于元素周期表中III至XII族的金属。用于本发明的优选金属是属于IV、V、VI、IX或X族的金属。 
在本说明书中，贵金属涉及到金、银、钌、铑、钯、锇、铱和铂。 
在本说明书中，高熔点金属涉及到具有1000℃或更高熔点的金属。高熔点金属例如包括钴、镍、钛、钒、铬、锆、铌、钼、铪、钽和钨。本发明中优选的高熔点金属是具有熔点为1300℃或更高、优选1500℃或 更高的金属。 
金属优选是钴、铬、钼、镍、钯、钽、钨、钛、钒、锆、铂或铪，或者可以是前述金属中两种或多种的合金。在低电阻区是金属层的情况下，该金属部分地与硅形成了硅化物(例如在半导体衬底表面和/或半导体层中)。 
金属化合物是元素金属、或者是两种或多种金属元素的低电阻硅化物，且优选是高熔点金属硅化物。金属化合物例如是钴、铬、钼、镍、钯、钽、钨、钛、钒或锆或者前述金属中两种或多种合金的硅化物。 
金属化合物也可以是低电阻的金属氮化物(其是电阻例如是1mΩ·cm或更低，优选是500μΩ·cm或更低，更优选是300μΩ·cm或更低，更优选是200μΩ·cm或更低，更优选是100μΩ·cm或更低，更优选是50μΩ·cm或更低，更优选是25μΩ·cm或更低，更优选是10μΩ·cm，和更优选是1μΩ·cm或更低的金属氮化物)，且优选是高熔点金属的氮化物。该金属氮化物例如是氮化钼、氮化钽、氮化钨、氮化钛或氮化锆。 
低电阻区也可具有层叠结构，且可由两个或多个金属层(例如，能形成硅化物的多个金属层(优选是高熔点金属))、两个或多个金属化合物层(例如多层高熔点金属硅化物和/或高熔点金属氮化物)，或者一个或多个金属层和一个或多个金属化合物层形成。 
该低电阻区也是高浓度杂质扩散区。构成低电阻区的高浓度杂质扩散层的杂质浓度可以高于与高浓度杂质扩散层接触的一个或两个漂移区的杂质浓度，例如2倍或者更高倍数，优选10倍或者更高倍数，更优选100倍或者更高倍数，且更优选1000倍或者更高倍数。杂质浓度例如在1018至1021cm-3的范围内，且等于源极区和/或漏极区和/或栅电极的杂质浓度(在栅电极由半导体构成的情况下)。杂质例如包括如上述半导体衬底的那些杂质。构成低电阻区的杂质扩散区包含与接触杂质扩散区的漂移区相同的导电类型。杂质扩散区的杂质种类可以与接触杂质扩散区的漂移区中杂质的种类或种类组合相同或不同。构成低电阻区的高浓度杂质扩散层被设置成自跨越隔离区和有源区形成的半导体层表面至半导体衬底的表面层(漂移区)。 
(其他要素) 
本发明的半导体器件还进一步包括在源极区和漏极区上的层间绝缘体，提供穿通层间绝缘体的接触孔。层间绝缘体不限于任一种特定层间 绝缘体。作为层间绝缘体，可使用任何公知的膜，如氧化硅膜、SOG膜等。接触孔优选被提供到源极区或漏极区的一部分上，该部分位于隔离区上。这允许源极区和/或漏极区的寄生电容的降低，导致半导体器件的操作速度的进一步增加。除了向源极区和/或漏极区提供的接触孔之外，其他接触孔可以提供在栅电极上。 
本发明的半导体器件可进一步包括金属布线。作为金属布线，可以涉及Al膜、Cu膜等。 
本发明的半导体器件可进一步包括在半导体衬底上的低压晶体管。 
<制造半导体器件的方法的描述> 
简言之，本发明的半导体器件例如如下制造。 
在第一导电类型半导体衬底上形成一个(多个)隔离区。 
该隔离区可通过任一公知技术形成，如选择性氧化(LOCOS)、沟槽氧化、STI或离子注入方法等。隔离区通常形成在距离半导体衬底的表面200至500nm的深度处。 
隔离区的上表面可以与半导体衬底表面处于相同平面，或者可以位于比半导体衬底表面高的平面(例如，接近50至300nm的较高平面)(即，隔离区可以具有从半导体衬底的表面的突起)。 
栅极绝缘体形成在将于半导体衬底上的有源区内形成栅电极的位置处，有源区由一个(多个)隔离区限定。栅极绝缘体可以通过热氧化、CVD或溅射方法等形成。 
栅极绝缘体可延伸到在隔离区上将具有源极区或漏极区的一侧上的隔离区附近(如果源极区和漏极区都位于一个(多个)隔离区上，则栅极绝缘体延伸到其两侧上的隔离区附近)。这种情况下，形成栅极绝缘体，或者除去事先形成的栅极绝缘体，以使至少在隔离区的附近暴露出有源区表面(优选地，在与隔离区相邻的半导体衬底表面的区域中)。 
之后，横跨其上将提供源极区或漏极区的隔离区和有源区形成半导体层(例如多晶硅层)。形成半导体层以便在隔离区的侧面处与半导体层的有源区表面接触(在栅极长度方向上)。 
半导体层优选延伸到栅极绝缘体，以不暴露出半导体衬底的有源区表面。如果暴露出了半导体衬底的有源区表面，则会不适当地将杂质注入到半导体衬底的有源区表面中，半导体层中的杂质注入如下所述。 
可将形成在栅极绝缘体上的半导体层处理成栅电极。 
半导体层的厚度不特别受限制，而是例如在50至750nm的范围内，优选在50至500nm的范围内，更优选在100至300nm的范围内。半导体层通过CVD或溅射方法形成。 
可适当确定跨越隔离区和有源区形成的半导体层与半导体衬底的有源区表面的接触区尺寸，从而所制造的半导体器件能实现所需功能。例如，栅极长度方向上的接触区尺寸可以等于或大于提供于半导体衬底的表面层中的漂移区的结深度。在栅极宽度方向上的接触区尺寸等于或大于被提供在半导体衬底表面层中的低浓度扩散区的尺寸。优选接触区的尺寸为1μm或更大。 
考虑将给出的漂移区来适当选择在栅极长度方向上的接触区位置。例如，在源极区或漏极区仅位于隔离区上的情况下，接触区可位于沟道区和隔离区之间的任何位置，这是由于将给出的漂移区长度不根据接触区的位置而变化。另一方面，在源极区或漏极区在接触区接触在半导体衬底的表面层中所提供的漂移区的情况下，在沟道区和接触区之间的区域起到漂移区的作用并由此漂移长度是其间的长度。因此，为了确保漂移长度，优选接触区位于尽量远离沟道区的位置，即仅在隔离区的附近(优选与隔离区相邻)。例如可以通过形成栅极绝缘体以便延伸到隔离区附近来实现接触区的这种设置。 
接下来，通过将第二导电类型杂质引入到半导体层中将成为漂移区的部分中和有源区内的半导体衬底的表面层中，来形成低浓度扩散区。同时将杂质引入到为将被处理成源极区和/或漏极区的一个(两个)的部分中。优选掩蔽将成为沟道区的部分从而不会将杂质引入至其中。在通过处理半导体层形成栅电极的情况下，杂质也引入到将被处理成栅电极的部分中。 
在有源区中半导体衬底的表面层中，优选在栅极绝缘体下方也部分地形成低浓度扩散区以使低浓度扩散区在稍后将形成的栅电极下方延伸。 
例如通过离子注入方法实施杂质引入。用于离子注入的条件(如加速能量、剂量和离子种类)不特别受限制而是可适当选择，从而将被注入杂质的区域充分地工作。随着改变加速能量或者以不同加速能量和/或以不同剂量实施离子注入，从而使得杂质到达被半导体层覆盖的有源区内的半导体衬底表面层(这里是将成为漂移区的部分)。 
根据离子种类和所需的达到深度适当选择加速能量。例如，如果使用磷离子，则可以选择20至200KeV范围内的加速能量，用于注入到表面区域中(例如500nm或更小深度)，和150至400KeV范围内的加速能量用于注入到较深区域中(例如300nm或更深的深度)。 
低浓度扩散区的剂量例如在1.0×1011至5.0×1013离子/cm2的范围内。 
在低浓度扩散区通过半导体层形成在半导体衬底的表面层中的情况下，例如首先以低加速能量实施离子注入。此时，离子注入到在表面附近所形成的半导体层中。接下来，以较高加速能量实施离子注入。此时，尽管离子也注入到表面附近所形成的半导体层中，但大部分离子都注入到距该表面较深的半导体衬底的表面层中。结果，具有所需浓度的低浓度扩散区形成在半导体层和半导体衬底的表面层中。当然，离子注入可首先以较高加速能量实施，之后以较低能量实施。 
作为将被注入的离子种类，可以使用人一种通常用作杂质的那些离子种类。离子种类例如包括磷离子(P+)、砷离子(As+)、锑离子(Sb+)、硼粒子(B+、BF2 +)、铟离子(In+)等。可使用单个离子种类，或者使用两种或多种离子种类。如果使用两种或多种离子种类，则它们可以单独或混合注入。在注入之后，可通过热处理促进杂质扩散。 
可穿过栅极绝缘体实施离子注入。 
在源极区和漏极区中仅一个位于隔离区上的情况下，离子注入可以在隔离区上具有源极区或漏极区的一侧上，和在半导体衬底的表面层中在具有源极区或漏极区的一侧上以单独的步骤中实施。也可以实施多次离子注入。在后一情况下，在两侧都实施低能量离子注入，且当实施较高能量离子注入时，可掩蔽在半导体衬底的表面层中具有源极区或漏极区的那一侧。 
此时，在通过处理所形成的半导体层来制得栅电极的情况下，可以通过光刻技术切割半导体层并将其分成将被处理成栅电极的部分和将被处理成源极区(和漂移区)和/或漏极区(和漂移区)的部分。 
优选在独立部分的各侧面上形成绝缘体膜的侧壁间隔物(例如SiO2 基膜)。通过本领域中任一公知方法以所需宽度(例如在底部处的宽度为100至500nm)形成侧壁间隔物。 
可以去除半导体层的任何不必要的部分，或者可以将其保留除非它/ 它们影响到被制造的半导体器件的性能。 
接下来，通过引入第二导电类型杂质将所形成的半导体层的将要形成为源极区和/或漏极区的那部分处理成高浓度扩散区。在栅电极由半导体层形成的情况下，杂质可以被同时引入到将形成栅电极的部分中。这种情况下，栅电极具有与位于一个(多个)隔离区上的源极区和/或漏极区相同的杂质浓度。杂质可以与形成低浓度扩散区中所使用的那些杂质相同或不同。优选地，引入杂质通过如上所述的离子注入来实施。形成高浓度扩散区的杂质剂量例如在1.0×1014至1.0×1017离子/cm2的范围内。 
在仅半导体衬底的表面层中的低浓度扩散区就足以获得所需的漂移长度的情况下，由于不必须向半导体层提供低浓度扩散区作为漂移区，因此此时跨越隔离区和有源区并且与半导体衬底的有源区表面接触的半导体层可以整体形成为高浓度扩散区。优选与衬底接触的区域处的杂质浓度在1016至1018cm-3的范围内。 
将所形成的半导体层整体处理成源极区和/或漏极区或者处理成源极区和漂移区和/或漏极区和漂移区不是必须的。存在不用作任何元件的一个(多个)部分，形式是未掺杂或低或高浓度扩散区，在所形成的半导体层中，除非它/它们影响了将制造的半导体器件的性能。 
此外，层间绝缘体(例如CVD氧化膜)可在整个表面上形成，且如果需要的话，可形成接触孔和/或金属布线。 
而且，低压晶体管可以形成在相同半导体衬底上。低压晶体管可通过本领域中任一公知方法形成。 
上述内容中，主要对在一个(多个)隔离区上形成源极区和/或漏极区、和连接至源极区和/或漏极区的一个(多个)漂移区进行了描述。如果任何其他必需的元件如一个(多个)隔离区和栅电极不是由半导体层形成，则其可通过本领域中任一公知技术形成。在本发明半导体器件具有不位于隔离区上的源极区或漏极区的情况下，通过任何常规方法能够形成源极区或漏极区(以及连接至源极区或漏极区的漂移区，如果存在的话)。 
在上述方法中，可以通过处理在隔离区和有源区上形成的单层半导体膜来形成位于隔离区上的源极区和漏极区和栅电极。这允许简化制造工艺。 
本发明的半导体器件可进一步包括低电阻区，其与所形成的半导体层中提供的漂移区、以及在有源区内的半导体衬底的有源层中提供的漂移区接触，如以上段落“半导体器件的描述”中所描述的。在上述制造方法中，低电阻区例如可如下所述形成。 
首先，在形成栅极绝缘体之后和形成跨越提供了源极区或漏极区的隔离区和有源区的半导体层之前，在半导体衬底整个上方形成如上所述的金属或金属化合物膜(例如，选自由高熔点金属、过渡金属和贵金属构成的组的金属或其硅化物或氮化物)。 
金属膜可通过任一公知方法形成，如溅射方法、沉积方法(例如真空蒸发、CVD或EB方法)、离子注入方法等。 
金属硅化物膜可以通过热处理如上所述的事先沉积的金属膜来形成，以便将其形成为硅化物。在硅化物形成中通常使用的条件下实施热处理，如在真空中，在氮气或惰性气体(例如氩气)的气氛中，以及在400至1200℃的温度下(特别是在600至1000℃的范围内)。热处理的时间周期可以根据将形成的硅化物膜的厚度、将使用的热处理方法等确定。例如，如果使用RTA(快速热退火)方法则时间周期可以被缩短，如几十秒至几分钟。 
金属膜的未反应(或不需要)部分可使用酸(如硫酸或氟酸)和/或碱(如氢氧化铵)通过湿法蚀刻、或者使用CF4(四氟化碳)气体通过干法蚀刻去除。 
之后，对金属硅化物膜实施附加热处理以便获得较低电阻。附加热处理的条件可以与硅化物形成步骤的那些条件相同或不同(温度可以是较高或较低温度(例如在800至900℃的范围内))。 
金属硅化物膜也可通过使用例如离子注入将金属离子选择性引入到将形成硅化物膜的区域中并且之后进行如上所述的热处理来形成。或者，金属硅化物膜也可以通过同时馈送金属膜材料气体和硅烷气体直接形成在半导体衬底表面上。 
金属硅化物膜可通过溅射、例如在含氮的混合气体(例如Ar和N2 的混合气体)的气氛中形成，以便直接形成氮化物膜。可选地，可通过例如在氮化气氛(如N2气体)中热处理之前所沉积的金属膜将金属氮化物膜形成为氮化物膜。在热处理期间，硅化金属氮化物膜中的一部分金属元素。 
所形成的金属膜或金属化合物膜的厚度不特别受限制，可以例如在5至200nm的范围内，和优选在50到200nm范围内。 
所形成的金属膜或金属化合物膜通过公知光刻技术来被图形化。用于图形化该膜的光致抗蚀剂的开口图形的实例在图16中示出。 
图16中，右端对应于隔离区朝向栅电极的侧端部的位置，该隔离区的侧端部上形成了源极区或漏极区，左端对应于栅极绝缘体朝向所述隔离区的侧端部位置，且垂直方向上的宽度对应于栅电极宽度。图16a)示例出与栅极宽度方向平行的单个带状开口的图形。图16b)示例出与栅极宽度方向平行的带状开口的图形。图16c)示例出与栅极宽度方向平行的对准的分立开口的图形。图16d)示例出与栅极宽度方向平行的多个对准的分立开口的图形。图16e)示例出全部打开的开口图形。图16f)示例出在栅极宽度方向上从隔离区的端部横跨到栅极绝缘体的端部的一个或多个对准的开口的图形。尽管图16a)至f)中都示出了矩形形状的单独开口，但是其形状不限于此。本领域技术人员容易理解，开口可以是任何形状(如正方形或圆形)。 
应注意，图16中示出的布局图形是举例说明的，且布局图形可以是任意形状和矩阵/排列，只要在半导体衬底表面和半导体层中的两个低浓度扩散区(或漂移区)之间能建立起低电阻电连接即可。 
假设自然氧化膜不形成在半导体衬底表面上，开口的总面积例如是半导体衬底表面中的漂移区和半导体层之间接触面积的5至100％。 
如果低电阻区形成在源极区侧上和漏极区侧上，则在两侧上可使用相同开口图形，或者在各自侧上使用不同图形。优选是用相同图形。 
接下来，形成跨越一个(多个)隔离区和有源区的半导体层，半导体层覆盖有图形化的金属或金属化合物膜。 
随后的步骤如上所述。 
去除自然氧化膜(SO2)不是必需的。在去除了自然氧化膜的情况下，可以在整个半导体衬底上方形成金属膜或金属化合物膜之前，通过冲洗(例如用水溶HF溶液或无水HF)、氩离子溅射、惰性气体的等离子体蚀刻或还原(例如在氢气氛中)在将形成金属膜或金属化合物膜的半导体衬底表面的至少一部分区域中去除。通过使用日本专利特开平No.2002-217130中所描述的技术，形成金属硅化物膜而不需要去除自然氧化膜的附加步骤。 
第二，在形成跨越其上将形成源极区或漏极区的隔离区和有源区的半导体层之后(例如在半导体层和半导体衬底的表面层中形成低浓度扩散区之后)的适当时间点，可通过将第二导电类型杂质引入到半导体衬底表面中的低浓度扩散区中将低电阻区形成为高浓度扩散区。穿过自然氧化(SO2)膜以高浓度引入杂质，并通过热处理使其扩散，由此破坏自然氧化膜以便在半导体衬底的表面和半导体层中的两个低浓度扩散区(或漂移区)之间建立低电阻电连接。 
将引入的杂质可以与形成低浓度扩散区中所使用的那些杂质相同或不同。优选通过如上所述的离子注入实施杂质引入。用于杂质引入的光致抗蚀剂可具有图16中所示的开口图形。剂量例如在1.0×1014至1.0×1017离子/cm2的范围内。杂质引入可以与将高浓度杂质引入到将被处理成源极区和/或漏极区和/或栅电极的一个(多个)部分中同时进行，或者在不同条件下分别进行。热处理可在引入杂质之后通过通常使用的方法(例如RTA方法)且在通常使用的条件下实施。 
杂质穿过半导体层或从半导体衬底表面被引入。为了确保杂质在高浓度下引入到半导体衬底表面中的低浓度扩散区(或漂移区)中，通过蚀刻将引入杂质的区域来去除半导体层的部分或全部厚度。去除半导体层的部分或全部厚度可以单独的、或与为另一目的蚀刻该层同时进行。 
还是在以下将描述的制造本发明半导体器件的方法中，如果需要的话，可如上所述形成低电阻区。 
本发明的半导体器件也可如下制造。 
在具有如上所述形成的一个(多个)隔离区的第一导电类型半导体衬底的有源区中，通过公知光刻技术引入第二导电类型杂质，以形成低浓度区。在该段时间中，优选掩蔽将成为沟道区的部分以便不将杂质引入至其中。在制造于隔离区上仅设置源极区和漏极区中的一个的半导体器件的情况下，将杂质引入到仅在向着位于隔离区上的源极区或漏极区的栅电极侧上面的有源区中。杂质引入优选通过如上所述的离子注入来实施。 
接下来，在于有源区内的半导体衬底上形成的栅极绝缘体上，栅电极形成在沟道区上方，且优选也形成在低浓度扩散区上方。此时，栅电极是完成的电极，或者为未完成电极的半导体膜(例如多晶硅膜)由此需要进一步处理。 
优选侧壁间隔物形成在栅电极或者为未完成电极的半导体膜的侧面。 
栅极绝缘体在面向将设置于隔离区上的源极区和/或漏极区的一侧上延伸到隔离区的附近，如上所述。 
之后，形成跨越其上将提供源极区或漏极区的隔离区和有源区的半导体层(例如多晶硅层)。形成半导体层以便与有源区内的半导体衬底暴露表面接触，如上所述。 
所形成的半导体层可以整体覆盖有源区内的半导体衬底的暴露区域。其也可在栅极绝缘体上方延伸。在栅极绝缘体上方，半导体层可以全部或部分(例如至少在栅极长度方向上的一端)地覆盖栅电极(或者需要被进一步处理成栅电极的半导体膜)和/或侧壁间隔物。这种情况下，优选事先用绝缘膜如SiO2或SiN膜掩蔽栅电极(或半导体膜)。该绝缘膜能够用于确保所形成的半导体层和栅电极(或者将被处理成栅电极的半导体膜)之间的电绝缘。在以高浓度将杂质注入到所形成的半导体层和将被处理成栅电极的半导体膜中时，绝缘膜与栅极绝缘体一起也用于防止将高浓度杂质引入到半导体衬底的表面层中。 
在制造在隔离区上设置了源极区和漏极区的半导体器件的情况下，所形成的半导体层可以是跨越一个隔离区和其另一个隔离区的单层的形式，或者是在栅电极(或者将被处理成栅电极的半导体膜)上方相互间隔开的两层的形式。 
在形成高浓度扩散区时，由于光致抗蚀剂的未对准或其他因素，所形成的半导体层在栅极绝缘体上方延伸(以及在栅极和/或侧壁间隔物上方进一步延伸)可容易防止高浓度杂质注入到半导体衬底的表面层中的(低浓度)漂移区中，如下所述。 
在通过用其整体覆盖栅电极制得所形成的半导体层的情况下，为了电隔离在向着源极区的一侧上的部分半导体层和在向着漏极区的一侧上的部分半导体层，去除栅电极上方的半导体层。在通过用其覆盖的全部或部分半导体膜制得所形成的半导体层、半导体膜作为栅电极未完成的情况下，为了电隔离在向着源极区一侧上的部分半导体层和在向着漏极区一侧上的部分半导体层，和/或将半导体膜处理成栅电极(例如通过用离子掺杂该膜)，去除至少在沟道区上方的所形成的半导体层。 
通过将第二导电类型杂质引入至将成为所形成半导体层的一个(多 个)漂移区的一个(多个)部分，使其被处理成一个(多个)低浓度扩散区。杂质可以与在半导体衬底的表面层中形成低浓度扩散区所使用的那些杂质相同或不同。必须使杂质达到所形成的半导体层下方的半导体衬底的表面层中的低浓度扩散区。引入杂质优选通过如上所述的离子注入来实施。 
杂质可以同时引入到将成为源极区和/或漏极区的一个(多个)部分中。此时，如果构成栅电极的半导体膜保持不含有杂质(且由此是未完成的栅电极)，则杂质也引入到半导体膜中。 
在仅半导体衬底表面层中的低浓度扩散区能获得所需漂移长度的情况下，由于在半导体层中低浓度扩散区不需要作为漂移区存在，因此可省略该步骤。 
之后，通过将第二导电类型杂质引入至将所形成半导体层的将被处理成源极区和/或漏极区的一个(多个)部分，使其被处理成一个(多个)高浓度扩散区。同时，杂质可以引入到构成栅电极的半导体膜中，由此将其处理成完成的栅电极。这种情况下，栅电极具有与位于隔离区上的源极区或漏极区相同的杂质浓度。杂质可以与在形成低浓度扩散区时所使用的杂质相同或不同。优选地，引入杂质通过如上所述的离子注入来实施。 
接下来，去除在栅电极上的绝缘膜。 
此外，可在整个表面上方形成层间绝缘体(例如CVD氧化膜)，和如果需要的话，形成接触孔和/或金属布线。 
上述内容中，主要对位于隔离区上的源极区或漏极区和连接至源极区或漏极区的漂移区进行了描述。任一其他必须元件如一个(多个)隔离区和不是由半导体层形成的栅电极可以通过本领域中任一公知的技术形成。在本发明的半导体器件具有不位于隔离区上的源极区或漏极区的情况下，源极区或漏极区(以及连接至源极区或漏极区的漂移区，如果存在的话)可以通过任意常规方法形成。 
本发明的半导体器件也可如下制造。 
在如上所述形成的具有一个(多个)隔离区的第一导电类型半导体衬底上，形成跨越在有源区一侧上的隔离区和在栅电极长度方向上的在另一侧上的隔离区的第一半导体层(例如多晶硅层)，加入其间的有源区被覆盖有第一半导体层。形成半导体层可以通过如上所述方法形成。 
所形成的第一半导体层至少部分地与该部分的两侧上将成为沟道区的有源区中半的导体衬底表面接触。 
第一绝缘膜(例如氧化硅膜)可以形成在半导体层上。由于第一绝缘膜可用作形成在半导体层中的漂移区和被提供在绝缘膜上的栅电极之间的绝缘，因此需要其具有足够厚度(例如50至100nm)以抵抗漂移区和栅电极之间的电势差。绝缘膜以及半导体层通过CVD、溅射或热氧化方法形成。 
接下来，通过将第二导电类型杂质引入到把将被处理成所形成半导体层的漂移区和半导体衬底的有源区表面的部分，使其被处理成低浓度扩散区。同时，该杂质引入到了将被处理成半导体层中源极区和/或漏极区的一个(多个)部分中。优选掩蔽半导体衬底表面层的将提供沟道区的这部分，从而不将杂质引入至其中。杂质可引入到掩膜下的半导体层中。优选地，杂质引入通过如上所述的离子注入来实施。第一半导体层中低浓度扩散区和半导体衬底中低浓度扩散区可同时或顺序形成，且优选同时形成。 
例如通过光刻技术将所形成的半导体层分割成将被处理成源极区和漂移区的部分(以下称作半导体层的源极区形成部分)和将被处理成漏极区和漂移区的部分(以下称作半导体层的漏极区形成部分)。通过去除第一半导体层的一部分以及如果必要的话去除至少在沟道区上方的形成于其上的绝缘膜(在栅电极长度方向上和完全在厚度方向上)来实施该分割。为了部分交叠将形成在分割开的半导体层之间的栅电极和在随后步骤中构成低浓度扩散区的漂移区，优选去除半导体层以便暴露出形成在半导体衬底的表面层中的一部分低浓度扩散区以及沟道区。 
在当分割半导体层时不暴露出低浓度扩散区的情况下，在形成栅电极之后通过热处理部分交叠栅电极和漂移区以便扩散杂质到一部分沟道区中。 
如果在去除半导体层时希望蚀刻半导体衬底的表面层，则优选形成第二绝缘膜，在沉积半导体层之前，在分割开的部分处的半导体衬底表面层(至少将成为沟道区的那部分的表面)覆盖有第二绝缘膜(例如氧化硅膜)，同时，为了避免对半导体衬底表面层有任何损伤，暴露出在与一个(多个)隔离区相邻的区域处的半导体衬底表面。优选在分割半导体层和其上的绝缘膜之后去除第二绝缘膜。形成和去除第二绝缘膜例如 可通过公知的光刻技术实施。 
优选在每个分割开的半导体层侧面上提供侧壁间隔物。为了确保栅电极和随后的步骤中相互并列形成的源极区或漏极区之间的绝缘，需要侧壁间隔物具有充分的厚度(例如100至500nm)以抵抗栅电极和源极区或漏极区之间的电势差。侧壁间隔物可以通过本领域中任一公知方法形成(例如，CVD方法和回蚀刻方法、表面层氧化处理的组合)。 
栅极绝缘体通过公知方法(例如热氧化方法)形成在分割的半导体层之间半导体衬底的暴露表面层上。 
接下来，在随后步骤中将被处理成栅电极的另一半导体层(例如多晶硅膜，以下称作“栅电极形成半导体层”)通过公知光刻技术至少形成在栅极绝缘体上。栅电极形成半导体层可以形成在半导体层的源极区形成部分和/或漏极区形成部分上形成的绝缘膜上。优选地，形成与除了半导体层的源极区形成部分和漏极区形成部分的端部之外的半导体层的源极区形成部分和漏极区形成部分上的绝缘膜部分地交叠的栅电极形成半导体层，该端部部分在随后步骤中将被处理成源极区和漏极区。 
优选在栅电极形成半导体层的两侧上形成侧壁间隔物。 
如果绝缘膜存在于半导体层的源极区形成部分和漏极区形成部分的端部部分上，则端部部分在随后步骤中将被处理成源极区和漏极区，此时优选去除绝缘膜。去除绝缘膜可以在如上所述形成侧壁间隔物的过程中实施。 
之后，通过将第二导电类型杂质引入至将半导体层的源极区形成部分和漏极区形成部分的端部部分、将成为源极区和漏极区的端部部分以及栅电极形成半导体层，使其被处理成高浓度扩散区。杂质可以与形成低浓度扩散区时所使用的那些杂质相同或不同。优选地，引入杂质通过如上所述的离子注入实施。 
此外，层间绝缘体(例如CVD氧化膜)可在整个表面上方形成，和如果需要的话可形成接触孔和/或金属布线。优选与栅电极连接的接触孔形成到栅电极的一部分上，该部分位于隔离区上。 
根据该制造方法，由于以自对准方式确定了源极区形成部分和漏极区形成部分之间的栅极长度，因此可以改善栅极长度、将形成在源极区形成部分中的源极区和将形成在漏极区形成部分中的漏极区的对准精度。 
由于形成了在每个晶体管中隔离区上方延伸的栅电极，并由此不需要从栅电极将引线牵到隔离区上的附加步骤，因此还可以进一步降低芯片尺寸。 
在上述内容中，主要对源极区和漏极区、连接至源极区和漏极区的漂移区、和栅电极进行了描述。任何其他必需的元件都可通过本领域中的公知技术形成。 
本发明的半导体器件也可如下制造。 
在具有如上所述形成的一个(多个)隔离区的第一导电类型半导体衬底的有源区中，例如通过如上所述的离子注入，优选将成为沟道区的部分被掩蔽，在将成为沟道区的部分的两侧上形成第二导电类型低浓度区。 
接下来，在至少在有源区内的半导体衬底的那部分上形成的栅极绝缘体上形成栅电极，该部分将成为沟道区，如上所述。此时，栅电极是完成的栅电极，或者是未完成电极的半导体膜，如以上方法中所述。 
接下来，用于埋入的半导体层的绝缘膜(例如CVD氧化膜)在整个表面上方形成。 
由于如下所述，绝缘膜越厚，就会获得越长的漂移长度，因此根据所需晶体管的特性(特别是电压电阻)形成将具有足够厚度的绝缘膜以获得所需的漂移长度。 
绝缘膜的厚度例如是600nm或更多。由于可以确保在随后步骤中漂移长度实现约20V或者以上的开态击穿电压而不需扩大水平尺寸，因此600nm的厚度是优选的。在此，开态击穿电压是通过偏置漏极和栅极(即晶体管处于开态)而击穿晶体管的电压。 
绝缘膜厚度的上限不特别受限制，但考虑到其也会影响到将制造的半导体器件的总厚度(或高度)，因此其例如是2000nm或更小，或1100nm或更小。 
接下来，通过去除部分绝缘膜在绝缘膜中形成开口，以便暴露出有源区中的半导体衬底表面，在其中如上所述地提供了第二导电类型低浓度扩散区，且隔离区与第二导电类型低浓度扩散区相邻。 
适当确定开口中的第二导电类型低浓度扩散区的暴露区域尺寸以便实现将制造的半导体器件的所需功能。 
在开口中隔离区的所暴露区域的尺寸不特别受限制，且尺寸足够用 于在随后步骤中形成于开口中的将至少部分位于隔离区上的源/漏极区。 
开口尺寸可以使得在随后步骤中于在开口中形成的源/漏极区具有足够实现其功能的水平尺寸。 
接下来，埋入的半导体层通过用半导体材料填充开口形成。半导体材料可以与构成半导体衬底的材料相同或不同。优选半导体材料与构成半导体衬底的材料相同。在半导体衬底是硅衬底的情况下，例如优选半导体材料是多晶硅。 
在形成埋入的半导体层中，沉积在开口外部的半导体材料可以通过用CMP方法对其抛光以去除。绝缘膜可以用作抛光停止层。替换地，可持续抛光直到埋入的半导体层的上表面与栅电极(或者将被进一步处理成栅电极的半导体膜)的上表面处于相同平面。在于埋入的半导体层中不提供漂移区的情况下，这是优选的。 
接下来，在埋入的半导体层中，引入第二导电类型杂质以形成低浓度区，其与在半导体衬底的表面层中的低浓度扩散区接触。杂质引入优选通过如上所述的离子注入实施。在于埋入的半导体层中不提供漂移区的情况下，可以省略该步骤。 
在栅电极由半导体形成且此时尚未完成的情况下，如需要的话，可去除栅电极形成半导体层上方的绝缘膜。优选在栅极长度方向上，至少去除整个栅极长度上的绝缘膜。 
接下来，将第二导电类型杂质引入到将成为埋入的半导体层的源极区/漏极区的那部分中，以便形成一个(多个)低浓度扩散区。杂质可以与在形成低浓度扩散区时所使用的那些杂质相同或不同。优选地，引入杂质通过如上所述的离子注入实施。如果需要的话，杂质也可同时引入到栅电极形成半导体层中。 
此时保留在埋入的半导体层中的低浓度扩散区与提供在半导体衬底表面中的低浓度扩散区一起构成了漂移区。如果埋入的半导体层较厚，则可以确保在埋入的半导体层中较长的漂移长度，并由此可以缩短半导体衬底表面中的漂移长度。因此，半导体器件在栅极长度方向上可以降低尺寸。 
由于埋入的半导体层的厚度(高度)取决于如上所述的用于形成埋入的半导体层的绝缘膜的厚度，因此考虑到半导体衬底表面中所需的漂移长度和可获得的漂移长度，可适当确定绝缘膜的厚度。 
此外，层间绝缘体(例如CVD氧化膜)可以形成在整个表面上，和如果需要的话可以形成接触孔和/或金属布线。 
根据该制造方法，通过适当设置埋入的半导体层厚度，可以获得所需的漂移长度。还可以使得源极区/漏极区的位置是固定的同时具有不同的漂移长度。由此，在相同制造装置(例如不改变掩模等)中可以制造具有不同漂移长度的半导体器件。 
在上述内容中，主要对源极区和漏极区、连接至源极区和漏极区的漂移区和栅电极进行了描述。可通过本领域中任何公知技术来形成任何其他必须元件。 
以下，将参考附图具体描述根据本发明的半导体器件及其方法。每个实例都是根据本发明的半导体器件及其制造方法的实施例，并提供每个实例仅用于说明本发明的半导体器件及其制造方法。本发明不限于该实例。 
实例 
<实例1> 
该实例中，源极区和漏极区、连接到源极区和漏极区的部分漂移区以及栅电极由跨越隔离区和有源区的单个多晶硅层制成(图1(a)至1(f))。 
如图1(a)中所示，具有300至500nm深度的隔离区104通过公知STI技术形成在P型半导体衬底102上。有源区被限定在两个隔离区104之间。 
接下来，用光致抗蚀剂108通过公知的光刻技术，以暴露出P型半导体衬底102的表面140的方式，形成具有40nm厚度的栅极氧化膜106(图1(b))。 
此时，在通过CVD方法沉积厚度为250nm的多晶硅膜110之后，在两种条件下，如剂量为8.0×1012离子/cm2和能量为120KeV，和剂量为5.0×1012离子/cm2和能量为250KeV，将磷离子注入到多晶硅膜110和P型半导体衬底102中，将成为半导体衬底的沟道区的一部分被掩蔽，以便形成低浓度N型扩散层112和114，其具有约5×1017cm-3的杂质浓度(图1(c))。 
接下来，如图1(d)中所示，使用光致抗蚀剂116通过公知光刻技术将多晶硅膜110分成三部分(源极区形成部分118、漏极区形成部分 120和栅电极形成部分122)。在此，横向源极区形成部分118和横向漏极区形成部分120的下表面都至少部分地与半导体衬底102的表面140接触。中间栅电极形成部分122以至少覆盖半导体衬底102中的沟道区的方式位于栅极氧化膜106上，并且不与半导体衬底102的表面140接触。三个部分118、120和122分别被顺序处理成源极区和连接至其的部分漂移区、漏极区和连接至其的部分漂移区以及栅电极。 
SiO2膜的侧壁间隔物124形成在源极区形成部分118、漏极区形成部分120和栅电极形成部分122中的每一个的两侧上。随后，以3.0×1015 离子/cm2的剂量和40KeV的能量，通过公知光刻技术将砷离子注入到源极区形成部分118和漏极区形成部分120(这两个部分位于隔离区104上)和栅电极形成部分122的部分中。且然后，通过热处理激活砷离子以便形成具有约0.3至1×1023cm-3杂质浓度的高浓度N型扩散层(图1(e))。源极区形成部分118和漏极区形成部分120中的高浓度N型扩散层128和130将分别用作源极区和漏极区，且栅电极形成部分122中的高浓度N型扩散层132将用作栅电极。 
最后，如图1(f)中所示，沉积CVD氧化膜134和之后打开接触孔，和图形化布线金属材料以便形成电极136和138。 
在本实例的半导体器件中，每个漂移区都是由有源区内的半导体衬底102中的低浓度N型扩散层112或114以及源极区形成部分118或漏极区形成部分120中的低浓度N型扩散层构成，该源极区形成部分118或漏极区形成部分120由跨越隔离区和有源区沉积的多晶硅膜110形成。本实例的半导体器件中的漂移长度L大于相似尺寸的仅在半导体衬底的有源区表面中提供漂移区的半导体器件中的漂移长度L。换句话说，与具有相同漂移长度的常规半导体器件相比，本实例的半导体器件具有包括最小化的隔离区的尺寸。 
在本实例的半导体器件中，由于源极区和漏极区都被提供于隔离区上，因此源极区和漏极区与硅衬底之间的结电容(寄生电容)降低至可忽略的程度，并由此可以更快地运行半导体器件。 
<实例2> 
在该实例中，源极区和漏极区以及栅电极都由跨越隔离区和有源区形成的单个多晶硅层制得(图2(a)至2(f))。 
如图2(a)中所示，具有300至500nm深度的隔离区204通过公知 的STI技术形成在P型半导体衬底202上。 
接下来，使用光致抗蚀剂208通过公知的光刻技术，以暴露出P型半导体衬底202的表面240(图1(b))的方式，仅在隔离区204的附近(图2(b))，形成具有40nm厚度的栅极氧化膜206。 
此时，在通过CVD方法沉积厚度为250nm的多晶硅膜210之后，在两种条件下，如剂量为8.0×1012离子/cm2和能量为120KeV，和剂量为5.0×1012离子/cm2和能量为250KeV，将磷离子注入到多晶硅膜210和P型半导体衬底202中，将成为半导体衬底的沟道区的一部分被掩蔽，以便形成低浓度N型扩散层212和214，其具有约5×1017cm-3的杂质浓度(图2(c))。 
接下来，如图2(d)中所示，通过公知光刻技术将多晶硅膜210分成三部分(源极区形成部分218、漏极区形成部分220和栅电极形成部分222)。在此，横向源极区形成部分218和横向漏极区形成部分220的下表面都至少部分地与半导体衬底202的表面240接触。中间栅电极形成部分222以至少覆盖半导体衬底202中的沟道区的方式位于栅极氧化膜206上，并且不与半导体衬底的表面240接触。 
SiO2膜的侧壁间隔物224形成在源极区形成部分218、漏极区形成部分220和栅电极形成部分222中的每一个的两侧上。随后，以3.0×1015 离子/cm2的剂量和40KeV的能量，通过公知光刻技术将砷离子注入到源极区形成部分218和漏极区形成部分220以及栅电极形成部分222中。且此时，通过热处理激活砷离子以便形成具有约0.3至1×1023cm-3杂质浓度的高浓度N型扩散层(图2(e))。高浓度N型扩散层228、230和232将分别用作源极区、漏极区，栅电极。由于源极区和漏极区(228和230)只接触在隔离区204的附近中的表面240处的低浓度扩散层212和214，因此低浓度扩散层212和214在长度方向上整体用作漂移区。 
最后，如图2(f)中所示，沉积CVD氧化膜234和之后打开接触孔，和图形化布线金属材料以便形成电极236和238。 
在本实例的半导体器件中，每个漂移区都由半导体衬底202中从沟道区到隔离区附近延伸的低浓度N型扩散层212或214构成。本实例的半导体器件中的漂移长度L大于相似尺寸的在半导体衬底的有源区表面中提供源极区和漏极区的半导体器件中的漂移长度L。换句话说，与具有相同漂移长度的常规半导体器件相比，实例2的半导体器件具有包括最 小化的隔离区的尺寸。 
在本实例的半导体器件中，由于源极区和漏极区都被提供于隔离区上，因此源极区和漏极区与硅衬底之间的结电容(寄生电容)降低并由此可以更快地运行半导体器件。 
在连接源极区和/或漏极区的接触孔形成在源极区和/或漏极区的一个(多个)隔离区上的一个(多个)部分上的情况下，源极区和/或漏极区的寄生电容降低且由此可以更快地运行半导体器件。 
当在跨越隔离区和有源区形成的半导体层的位于半导体衬底中低浓度扩散层(漂移区)上的部分中也提供了高浓度扩散层时，如该实例中所描述的，即使在高和低浓度扩散层之间的界面处产生了自然氧化膜，就可以通过高浓度杂质注入和随后的热处理来破坏该自然氧化膜。 
<实例3> 
在该实例中，源极区和漏极区以及连接至源极区和漏极区的部分漂移区都由跨越隔离区和有源区沉积的、并且不同于被处理成栅电极的半导体膜的单个多晶硅层制得(图3(a)至3(f))。 
如图3(a)中所示，具有0.3至0.5μm深度的隔离区304通过公知的STI技术形成在P型半导体衬底302上。 
接下来，如图3(b)中所示，使用光致抗蚀剂308掩蔽沟道区，通过公知的光刻技术，以3.0×1012离子/cm2的剂量和180KeV的能量、和以3.0×1012离子/cm2的剂量和80KeV的能量将磷离子注入到P型半导体衬底302中，以便形成杂质浓度约为3×1017cm-3的低浓度N型扩散层312和314。 
如图3(c)中所示，在形成厚度为40nm的栅极氧化膜306之后，通过CVD方法沉积的多晶硅形成具有250nm厚度的第一多晶硅膜309。 
接下来，SiO2膜的侧壁间隔物324形成在第一多晶硅膜309的两侧上。沉积具有50nm厚度的SiO2膜325以覆盖第一多晶硅膜309和侧壁间隔物324。此时，使用光致抗蚀剂316通过公知的光刻技术暴露出P型半导体衬底302中的低浓度N型扩散层312和314的表面340(图3(d))。 
此时，如图3(e)中所示，跨越隔离区304和有源区沉积具有250nm厚度的第二多晶硅膜310和311，以便与半导体层的表面340进行接触。之后，去除在第一多晶硅膜309上的SiO2膜325。 
随后，如图3(f)中所示，以8.0×1012离子/cm2的剂量和120KeV 的能量，将磷离子注入到第二多晶硅膜310和311以及第一多晶硅膜309中。 
此时，如图3(g)中所示，使用光致抗蚀剂326通过公知的光刻技术，以3.0×1015离子/cm2的剂量和40KeV的能量将砷离子注入到第二多晶硅膜310和311的一部分中(该部分位于隔离区304上)以及第一多晶硅膜309中。之后，通过热处理激活砷离子以形成具有约0.3至1×1021 cm-3杂质浓度的高浓度N型扩散层。第二多晶硅膜310和311中的高浓度N型扩散层328和330将分别用作源极区和漏极区，和第一多晶硅膜中的高浓度N型扩散层332将用作栅电极。 
最后，如图3(h)中所示，沉积CVD氧化膜334和之后打开接触孔，和图形化布线金属材料以便形成电极336和338。 
与具有相同漂移长度L的常规半导体器件相比，实例2的半导体器件具有包括最小化的隔离区的尺寸。 
源极区和漏极区与硅衬底之间的结电容(寄生电容)降低至可忽略的程度并由此可以更快地运行半导体器件。 
<实例4> 
在该实例中，源极区和漏极区以及栅电极都由跨越隔离区和有源区形成的单个多晶硅层制得，栅电极被覆盖(图4(a)至4(f))。 
如图4(a)中所示，具有0.3μm至0.5μm深度的隔离区404通过公知的STI技术形成在P型半导体衬底402上。 
接下来，如图4(b)中所示，用光致抗蚀剂408掩蔽沟道区，通过公知的光刻技术，以3.0×1012离子/cm2的剂量和180KeV的能量、和以3.0×1012离子/cm2的剂量和80KeV的能量将磷离子注入到P型半导体衬底402中，以便形成杂质浓度约为3×1017cm-3的低浓度N型扩散层412和414。 
如图4(c)中所示，在形成厚度约为40nm的栅极氧化膜406之后，通过CVD方法由多晶硅沉积形成具有250nm厚度的第一多晶硅膜409。 
接下来，SiO2膜的侧壁间隔物424形成在第一多晶硅膜409的两侧上。沉积具有50nm厚度的SiO2膜425以覆盖第一多晶硅膜409和侧壁间隔物424。此时，使用光致抗蚀剂416通过公知的光刻技术暴露出仅在隔离区404附近的P型半导体衬底402中的低浓度N型扩散层412和414的表面440(图4(d))。 
此时，如图4(e)中所示，沉积具有250nm厚度的多晶硅膜，以覆盖隔离区404和有源区上的第一多晶硅膜409，且随后至少去除沟道区上方的第一多晶硅膜以获得第二多晶硅膜410和411。 
此时，如图4(f)中所示，以8.0×1012离子/cm2的剂量和120KeV的能量，将磷离子注入到第二多晶硅膜410和411中以及第一多晶硅膜409的一部分(该部分位于半导体衬底402中的沟道区上方)中。 
此时，如图4(g)中所示，以3.0×1015离子/cm2的剂量和40KeV的能量，将砷离子注入到第二多晶硅膜410和411中以及第一多晶硅膜409在沟道区上方的那一部分中。之后，通过热处理激活砷离子以形成具有约0.3至1×1021cm-3杂质浓度的高浓度N型扩散层。在此，由于SiO2 膜425和栅极氧化膜406防止将砷离子注入到半导体衬底的表面层中，因此不必在第二多晶硅膜410和411上和第一多晶硅膜409的所述部分上形成任何光致抗蚀剂。第二多晶硅膜410和411中的高浓度N型扩散层428和430将分别用作源极区和漏极区，和第一多晶硅膜中的高浓度N型扩散层432将用作栅电极。 
接下来，去除在沟道区上方的SiO2膜。 
最后，如图4(h)中所示，沉积CVD氧化膜434和之后打开接触孔，和图形化布线金属材料以便形成电极436和438。 
与具有相同漂移长度L的常规半导体器件相比，实例4的半导体器件具有包括最小化的隔离区的尺寸。 
由于源极区和漏极区都被提供于隔离区上，因此源极区和漏极区与硅衬底之间的结电容(寄生电容)降低。此外，在连接源极区和/或漏极区的一个(多个)接触孔形成在源极区和/或漏极区的一个(多个)部分上、该部分位于一个(多个)隔离区上的情况下，源极区和/或漏极区的寄生电容被进一步降低。因此可以更快地运行半导体器件。 
<实例5> 
在该实例中，源极区和漏极区由沉积在隔离区和有源区上的多晶硅层制得，栅电极被覆盖(图5(a)至5(f))。 
如图5(a)中所示，具有0.3μm至0.5μm深度的隔离区504通过公知的STI技术形成在P型半导体衬底502上。 
接下来，如图5(b)中所示，使用光致抗蚀剂508掩蔽沟道区，通过公知的光刻技术，以3.0×1012离子/cm2的剂量和180KeV的能量、和以 3.0×1012离子/cm2的剂量和80KeV的能量将磷离子注入到P型半导体衬底502中，以便形成杂质浓度约为3×1017cm-3的低浓度N型扩散层512和514。 
此时，如图5(c)中所示，在形成厚度约为40nm的栅极氧化膜506之后，通过CVD方法沉积多晶硅以形成具有250nm厚度的第一多晶硅膜509。 
接下来，SiO2膜的侧壁间隔物524形成在第一多晶硅膜509的两侧上。沉积具有50nm厚度的SiO2膜525，第一多晶硅膜509和侧壁间隔物524被覆盖。此时，使用光致抗蚀剂516通过公知的光刻技术暴露出仅在隔离区504附近的P型半导体衬底502中的低浓度N型扩散层512和514的表面540(图5(d))。 
此时，如图5(e)中所示，在隔离区504和有源区上沉积具有250nm厚度的多晶硅膜，以便覆盖第一多晶硅膜509并且接触半导体层的表面540，和随后至少去除沟道区上方的多晶硅膜和SiO2膜525以获得第二多晶硅膜510和511。 
此时，如图5(f)中所示，以8.0×1012离子/cm2的剂量和120KeV的能量，将磷离子注入到第二多晶硅膜510和511中以及第一多晶硅膜509的一部分(该部分位于半导体衬底502中的沟道区上方)中。 
此时，如图5(g)中所示，以3.0×1015离子/cm2的剂量和40KeV的能量，将砷离子注入到第二多晶硅膜510和511的一部分(该部分位于隔离区504上)中以及第一多晶硅膜509在沟道区上方的那部分中。之后，通过热处理激活砷离子以形成具有约0.3至1×1021cm-3杂质浓度的高浓度N型扩散层。在注入期间，由于第二多晶硅膜510和511延伸并沉积在隔离区上，因此，即使发生光致抗蚀剂526的未对准，也不会以高浓度将砷离子注入到半导体层的表面540中。第二多晶硅膜510和511中的高浓度N型扩散层528和530将分别用作源极区和漏极区，和第一多晶硅膜中的高浓度N型扩散层532将用作栅电极。 
最后，如图5(h)中所示，沉积CVD氧化膜534和之后打开接触孔，和图形化布线金属材料以便形成电极536和538。 
与具有相同漂移长度L的常规半导体器件相比，实例5的半导体器件具有包括最小化的隔离区的尺寸。 
在本实例的半导体器件中，源极区和漏极区都仅提供于隔离区上， 并由此源极区和漏极区与硅衬底之间的结电容(寄生电容)降低至可忽略的程度。因此可以更快地运行半导体器件。 
<实例6> 
在该实例中，漏极区和连接至其的部分漂移区由半导体层制得，其沉积在隔离区和有源区上并且不同于被处理成栅电极的半导体膜(图6(a)至6(f))。 
如图6(a)中所示，具有0.3μm至0.5μm深度的隔离区604通过公知的STI技术形成在P型半导体衬底602上，和使用光致抗蚀剂608掩蔽沟道区，通过公知的光刻技术以3.0×1012离子/cm2的剂量和180KeV的能量、和以3.0×1012离子/cm2的剂量和80KeV的能量将磷离子注入到P型半导体衬底602中，以形成杂质浓度约为3×1017cm-3的低浓度N型扩散层612和614。 
接下来，如图6(b)中所示，用光致抗蚀剂616掩蔽低浓度N型扩散层612，通过公知的光刻技术以8.0×1012离子/cm2的剂量和120KeV的能量将磷离子注入到P型半导体衬底602中，以便形成杂质浓度约为5×1017cm-3的高浓度N型扩散层630。 
此时，如图6(c)中所示，在形成具有40nm厚度的栅极氧化膜606之后，通过CVD方法沉积多晶硅，以形成具有250nm厚度的第一多晶硅膜609。 
接下来，SiO2膜的侧壁间隔物624形成在第一多晶硅膜609的两侧上。沉积具有50nm厚度的SiO2膜625，第一多晶硅膜609和侧壁间隔物624被覆盖。此时，使用光致抗蚀剂626通过公知的光刻技术暴露出在P型半导体衬底602中的低浓度N型扩散层612和高浓度N型扩散层630的表面640(图6(d))。 
此时，如图6(e)中所示，跨越将提供漏极区所在的隔离区604和有源区沉积具有250nm厚度的第二多晶硅膜610，和随后去除第一多晶硅膜609上方的SiO2膜625。 
此时，如图6(f)中所示，使用光致抗蚀剂627a通过公知光刻技术以8.0×1012离子/cm2的剂量和120KeV的能量，将磷离子注入到第二多晶硅膜610和第一多晶硅膜609。 
此时，如图6(g)中所示，也使用光致抗蚀剂627b通过公知的光刻技术以3.0×1015离子/cm2的剂量和40KeV的能量，将砷离子注入到第二 多晶硅膜610的一部分(该部分位于隔离区上方)中以及第一多晶硅膜609中。之后，通过热处理激活砷离子以形成具有约0.3至1×1021cm-3 杂质浓度的高浓度N型扩散层。在第二多晶硅膜610中的高浓度N型扩散层628将用作漏极区，在第一多晶硅膜中的高浓度N型扩散层632将用作栅电极，和在半导体衬底的表面层中的高浓度N型扩散层630将用作源极区。 
最后，如图6(h)中所示，沉积CVD氧化膜634和之后打开接触孔，和图形化布线金属材料以便形成电极636和638。 
<实例7> 
在该实例中，漏极区由已经沉积在隔离区和有源区上的多晶硅层制得，栅电极被覆盖，和在半导体表面中常规制得源极区(图7(a)至7(f))。 
如图7(a)中所示，具有0.3μm至0.5μm深度的隔离区704通过公知的STI技术形成在P型半导体衬底702上。 
接下来，如图7(b)中所示，使用光致抗蚀剂708掩蔽沟道区，通过公知的光刻技术以3.0×1012离子/cm2的剂量和180KeV的能量、和以3.0×1012离子/cm2的剂量和80KeV的能量将磷离子注入到P型半导体衬底702中，以形成杂质浓度约为3×1017cm-3的低浓度N型扩散层712和714。 
此时，如图7(c)中所示，在形成具有40nm厚度的栅极氧化膜706之后，通过CVD方法沉积多晶硅，以形成具有250nm厚度的第一多晶硅膜609。 
接下来，SiO2膜的侧壁间隔物724形成在第一多晶硅膜709的两侧上，和沉积具有50nm厚度的SiO2膜725以覆盖第一多晶硅膜709和侧壁间隔物724。此时，使用光致抗蚀剂716通过公知的光刻技术暴露出在P型半导体衬底702中的低浓度N型扩散层712和714的表面740。暴露出在隔离区704附近的低浓度N型扩散层712的表面(图7(d))。 
此时，如图7(e)中所示，跨越位于漏极侧上的隔离区704和有源区沉积具有250nm厚度的多晶硅膜710，以覆盖第一多晶硅膜709并且接触漏极侧上的半导体层的表面740，和随后至少去除沟道区上方的SiO2 膜725(和第二多晶硅膜710，如果存在的话)。 
之后，如图7(f)中所示，以8.0×1012离子/cm2的剂量和120KeV 的能量，将磷离子注入到第二多晶硅膜710中和第一多晶硅膜709的一部分中(该部分位于半导体衬底702中的沟道区上方)。 
此时，如图7(g)中所示，使用光致抗蚀剂726通过公知的光刻技术以3.0×1015离子/cm2的剂量和40KeV的能量将砷离子注入到第二多晶硅膜710的一部分(该部分位于隔离区704上)中、第一多晶硅膜709在沟道区上方的那部分中、以及半导体衬底中的N型低浓度扩散层的一部分中，该部分的表面740暴露出来。之后，通过热处理激活砷离子以形成具有约0.3至1×1021cm-3杂质浓度的高浓度N型扩散层。在第二多晶硅膜710中的高浓度N型扩散层728将用作漏极区，在第一多晶硅膜中的高浓度N型扩散层732将用作栅电极，和在半导体衬底中的高浓度N型扩散层730将用作源极区。 
最后，如图7(h)中所示，沉积CVD氧化膜734和之后打开接触孔，和图形化布线金属材料以便形成电极736和738。 
其中仅漏极区位于隔离区上的实例6和7的半导体器件能提供与上述其它器件中相同的效果。 
尽管实例6和7示出了其中仅漏极区位于隔离区上的本发明的半导体器件，但是本领域技术人员可理解，也可以以相似方式制造其中仅源极区位于隔离区上的半导体器件，且这种半导体器件也可提供本发明的效果。 
<实例8> 
在其中源极区和漏极区、连接至源极区和漏极区的部分漂移区以及栅电极都由跨越隔离区和有源区形成的单个多晶硅层制成的半导体器件(实例1)中，进一步提供了低电阻区，其每一个都与多晶硅层中的相应漂移区和半导体衬底的有源区表面中的相应漂移区接触且其由金属或金属化合物层构成(图8(a)至8(g))。 
以与实例1相似的方式，隔离区804、有源区和栅极氧化膜806形成在P型半导体衬底802上(图8(a)至8(b)) 
在去除光致抗蚀剂808之后，通过溅射将钛沉积在硅半导体衬底表面的整个上方，以形成厚度为100nm的钛。随后，通过RTA方法对衬底进行热处理(在950℃，30秒)，从而钛与半导体衬底的硅反应以形成硅化物。使用酸去除Ti膜的未反应部分。进行附加热处理(在900℃，30秒)。通过光刻技术图形化硅化钛膜以在隔离区804和栅极氧化膜806之 间的半导体衬底802的表面840上形成低电阻硅化钛层813(图8(c))。 
之后，以与实例1相似的方式，在沉积多晶硅膜810之后，形成低浓度N型扩散层812和814(图8(d))，和之后将多晶硅膜810分成三个部分(源极区形成部分81g、漏极区形成部分820和栅电极形成部分822)(图8(e))。而且，以与实例1相似的方式，在于相应部分上提供SiO2膜的侧壁间隔物824之后，形成高浓度N型扩散层828、830和832(其将分别用作源极区、漏极区和栅电极)(图8(f))。最后，沉积CVD氧化膜834和之后打开接触孔，和图形化布线金属材料以形成电极836和83g(图8(g))。 
在实例8的半导体器件中，即使在形成多晶硅膜810之前，在半导体衬底的有源区表面840上产生了自然氧化膜，也可以确保在半导体衬底中的漂移区和多晶硅膜810中的漂移区之间通过硅化钛813建立低电阻电连接。 
尽管实例8示出了其中低电阻区的每个都是硅化钛层的实施例，但是可以以相同方式制造其中低电阻区是其他硅化物层的本发明的半导体器件，且这种半导体器件也能提供本发明的效果。 
在如上所述但适当改进的方法中，也可以制造其中金属层或金属氮化物层提供低电阻区的本发明的半导体器件，且这种半导体器件也可提供本发明的效果。 
<实例9> 
在其中源极区和漏极区、连接至源极区和漏极区的部分漂移区以及栅电极都由跨越隔离区和有源区形成的单个多晶硅层制成的半导体器件(实例1)中，进一步提供了低电阻区，其每一个都与多晶硅层中的相应漂移区和半导体衬底的有源区表面中的相应漂移区接触并且其每一个都由高浓度扩散层形成(图9(a)至9(g))。 
以与实例1相似的方式，在P型半导体衬底902上，形成隔离区904、有源区和栅极氧化膜906，和在形成低浓度N型扩散层912和914之后，沉积多晶硅膜910(图9(a)至9(c)) 
接下来，如图9(d)中所示，使用光致抗蚀剂916通过公知的光刻技术以与实例1中相似的方式将多晶硅膜910分成三个部分(源极区形成部分918、漏极区形成部分920和栅电极形成部分922)，但在与半导体衬底表面中的低浓度N型扩散层912和914接触的源极区形成部分918 和漏极区形成部分920的各自一部分中同时形成预定图形，以便暴露出低浓度N型扩散层912和914。 
随后，使用光致抗蚀剂926，以3.0×1015离子/cm2的剂量和40KeV的能量，将砷离子注入到源极区形成部分918和漏极区形成部分920的所述各自部分(该部分位于隔离区904上)、栅电极形成部分922以及半导体衬底的暴露的表面层中。并且然后，通过热处理激活砷离子以便形成具有约1×1021cm-3杂质浓度的高浓度N型扩散层(图9(e))。该高浓度N型扩散层929将用作低电阻区。高浓度N型扩散层928和930将用作源极区和漏极区，和高浓度N型扩散层932将用作栅电极。 
然后，通过CVD方法形成具有250至350nm厚度的SiO2膜并且将其回蚀刻以在源极区形成部分918、漏极区形成部分920和栅电极形成部分922的侧壁(包括开口的侧壁)上形成侧壁间隔物924(图9(f))。 
最后，沉积CVD氧化膜934和之后打开接触孔，和图形化布线金属材料以形成电极936和938(图9(g))。 
在实例9的半导体器件中，即使在形成多晶硅膜910之前，在半导体衬底的有源区表面940上产生了自然氧化膜，也可以确保在半导体衬底中的漂移区和多晶硅膜910中的漂移区之间通过高浓度杂质扩散层929建立低电阻电连接。 
<实例10> 
在其中源极区和漏极区、连接至源极区和漏极区的部分漂移区以及栅电极都由跨越隔离区和有源区形成的单个多晶硅层制成的半导体器件(实例1)中，进一步提供了低电阻区，其每一个都与多晶硅层中形成的漂移区和半导体衬底的有源区表面中的相应漂移区接触并且其每一个都由杂质扩散层形成(图10(a)至10(g))。 
以与实例1相似的方式，在P型半导体衬底1002上形成隔离区1004、有源区和栅极氧化膜1006。在沉积多晶硅膜1010并且然后形成低浓度N型扩散层1012和1014之后，将多晶硅膜1010分成三个部分(源极区形成部分1018、漏极区形成部分1020和栅电极形成部分1022)(图10(a)至10(d))。 
接下来，通过CVD方法形成具有250至350nm厚度的SiO2膜并且将其回蚀刻以在源极区形成部分1018、漏极区形成部分1020和栅电极形成部分1022的每一个的侧壁上形成侧壁间隔物1024。通过公知光刻技术， 在源极区形成部分1018和漏极区形成部分1020的各自部分上形成预定图形的光致抗蚀剂1026，该相应部分位于隔离区上、也在半导体衬底表面中的与低浓度N型扩散层1012和1024接触的部分上、和在栅电极形成部分1022上形成预定图形的光致抗蚀剂1026(图10(e))。 
使用光致抗蚀剂1026，以3.0×1015离子/cm2的剂量和40KeV的能量注入砷离子。并且然后，通过热处理激活砷离子以便形成具有约1×1021 cm-3杂质浓度的高浓度N型扩散层(图10(e))。在源极区形成部分1028和漏极区形成部分1020中的与半导体衬底表面中的低浓度N型扩散层1012和1014接触的高浓度N型扩散层1029将用作低电阻区。位于隔离区上的源极形成部分1018和漏极区形成部分1020的高浓度N型扩散层1028和1030将分别用作源极区和漏极区，和栅电极形成部分的高浓度N型扩散层1032将用作栅电极(图10(f))。 
最后，沉积CVD氧化膜1034和之后打开接触孔，和图形化布线金属材料以形成电极1036和1038(图10(g))。 
在本实例的半导体器件中，即使在形成多晶硅膜1010之前，在半导体衬底的有源区表面1040上产生了自然氧化膜，也可以确保在半导体衬底中的漂移区和多晶硅膜1010中的漂移区之间通过高浓度杂质扩散层1029建立低电阻电连接。 
尽管实例8至10描述了实例1的改进方案，但是可对其它实例进行相似的改进。通过参考在此的描述和附图，以及本领域中公知的常规技术，本领域技术人员将理解并提出各种其他改进。 
<实例11> 
该实例中，源极区和漏极区以及连接至源极区和漏极区的部分漂移区都由跨越隔离区和有源区形成的多晶硅层制得，和形成栅电极以使得以自对准方式确定栅极长度(图11(a)至11(g))。 
如图11(a)中所示，在P型半导体衬底1102上通过公知的STI技术形成隔离区1104。有源区被限定在两个隔离区1104之间。 
接下来，通过CVD方法沉积形成具有150nm厚度的多晶硅膜1110和具有100nm厚度的氧化硅膜1125(图11(b))。 
此时，如图11(c)中所示，使用光致抗蚀剂1108掩蔽沟道区，通过公知的光刻技术以1.0×1013离子/cm2的剂量和50KeV的能量将磷离子注入到多晶硅膜1110和半导体衬底1102中，以便形成具有约3×1017cm -3杂质浓度的低浓度N型扩散层1112和1114。如果磷离子没有达到半导体衬底1102中，则也在光致抗蚀剂1108的情况下将磷离子注入到多晶硅膜1110中。 
接下来，如图11(d)中所示，通过公知光刻技术去除在半导体衬底1102中的沟道区上或上方以及隔离区上或上方的多晶硅膜1110和氧化硅膜1125的部分，以便将多晶硅膜1110和氧化硅膜1125分成两部分(源极区形成部分1118和漏极区形成部分1120)。在此，在半导体衬底1102中的沟道区上方，以暴露出沟道区和两个低浓度N型扩散层1112和1114的一部分(它们的侧面部分朝向沟道区)的方式去除多晶硅膜1110和氧化硅膜1125。随后将这两个部分1118和1120分别处理成源极区和连接至其的部分漂移区、以及漏极区和连接至其的部分漂移区。 
接下来，如图11(e)中所示，通过CVD方法和回蚀刻工艺，在源极区形成部分1118和漏极区形成部分1120中的每一个的侧面上形成SiO2 膜的侧壁间隔物1124。 
通过热氧化，将具有40nm厚度的栅极氧化膜1106形成在源极区形成部分1118和漏极区形成部分1120的各自侧壁间隔物1124之间的半导体衬底表面上。将多晶硅膜1109沉积在栅极氧化膜1106、连接至该栅极氧化膜1106的侧壁间隔物1124以及氧化硅膜1125上。之后，通过公知的光刻技术去除在源极区形成部分1118和漏极区形成部分1120的各自端部部分上方的多晶硅膜1109，所述端部部分位于隔离区上方(图11(f))。随后将所述端部部分处理成源极区和漏极区。 
接下来，在多晶硅膜1109的两侧上形成侧壁间隔物1123。同时或者随后，去除在源极区形成部分1118和漏极区形成部分1120的各自端部部分上的氧化硅膜1125，源极区形成部分和漏极区形成部分不被多晶硅膜1109覆盖(图11(g))。 
接下来，通过公知的光刻技术以3.0×1015离子/cm2的剂量和40KeV的能量将砷离子注入到多晶硅膜1109和未被多晶硅膜1109覆盖的源极区形成部分1118和漏极区形成部分1120的各自端部部分中。并且然后，通过热处理激活砷离子以便形成具有约0.3至1×1021cm-3杂质浓度的高浓度N型扩散层(图11(h))。该高浓度N型扩散层1132、1128和1130将分别用作栅电极、源极区和漏极区。 
最后，沉积CVD氧化膜1134和然后打开接触孔，和图形化布线金属 材料以形成源电极1036、漏电极1038和栅电极1139(图10(g))。在用作栅电极的高浓度N型扩散层1132的一部分上形成与栅电极连接的接触孔，所述部分位于隔离区上。 
根据实例11，可以以自对准方式确定源极区形成部分1118和漏极区形成部分1120之间的栅极长度，并由此改善栅极长度和源极区和漏极区中的对准精确度。由于栅电极在每个晶体管中的隔离区上方可整体延伸，并因此不需要从栅电极将引线牵到隔离区上的附加步骤，因此其还可以进一步降低芯片尺寸。 
<实例12> 
该实例描述了实例11的改进方案。 
如图12(a)中所示，使用光致抗蚀剂1207，通过公知的光刻技术在已经通过公知的STI技术在其实形成了隔离区1204的P型半导体衬底1202上形成氧化硅膜1205。以至少覆盖半导体衬底中将成为沟道区的表面部分的方式形成氧化硅膜1205，并且暴露出在隔离区1204附近的半导体衬底表面。 
随后，通过CVD方法形成并且沉积具有150nm厚度的多晶硅膜1210和具有100nm厚度的氧化硅膜1225(图12(b))。 
随后的步骤与实例11中的相似(比较图11(c)至11(i))。在将多晶硅膜1210和氧化硅膜1225分成两部分(源极区形成部分和漏极区形成部分)之后去除氧化硅膜1205。 
实例12可提供与实例1所描述相同的优点。此外，根据实例12，可以避免或降低在分割多晶硅膜1210和氧化硅膜1225时对半导体衬底的表面层的损伤。 
<实例13> 
该实例中，以层叠结构在跨越隔离区和有源区形成的半导体层中形成源极区和漏极区以及连接至源极区和漏极区的部分漂移区(图13(a)至13(j))。 
如图13(a)中所示，在P型半导体衬底1302上通过公知的STI技术形成具有0.3μm至0.5μm深度的隔离区1304。 
接下来，如图13(b)中所示，使用光致抗蚀剂1308掩蔽沟道区，通过公知的光刻技术以3.0×1012离子/cm2的剂量和180KeV的能量、和以3.0×1012离子/cm2的剂量和80KeV的能量将磷离子注入到P型半导体衬 底1302中，以便形成具有约3×1017cm-3杂质浓度的低浓度N型扩散层1312和1314(半导体衬底中的漂移区)。 
此时，如图13(c)中所示，在形成具有40nm厚度的栅极氧化物膜1306之后，通过CVD方法在其上沉积多晶硅，以便形成具有250nm厚度的第一多晶硅膜1309。 
如图13(d)中所示，在半导体衬底上方沉积具有600至2000nm厚度的作为绝缘膜的CVD氧化膜1333。 
此时，如图13(e)中所示，通过公知的光刻技术蚀刻绝缘膜1333，以便以暴露出表面1340和隔离区1304的方式形成开口1342和1343。 
此时，如图13(f)中所示，通过CVD方法以用多晶硅填充开口1342和1343的方式沉积第二多晶硅膜1310。 
然后，如图13(g)中所示，通过CMP方法使用CVD氧化膜1333作为停止层进行平坦化，和随后以8.0×1012离子/cm2的剂量和120KeV的能量将磷离子注入到埋入的多晶硅膜中以便形成低浓度N型扩散层1313和1315。 
然后，如图13(h)中所示，通过公知的光刻技术蚀刻CVD氧化膜1333以暴露出第一多晶硅膜，以便将开口1344形成到第一多晶硅膜上。 
接下来，如图13(i)中所示，以3.0×1015离子/cm2的剂量和40KeV的能量注入砷离子，和随后通过热处理对其进行激活，以便在埋入的多晶硅膜的上部中和在第一多晶硅膜中形成具有约1×1021cm-3杂质浓度的高浓度N型扩散层。埋入的多晶硅膜中的高浓度N型扩散层1328和1330将用作源极区和漏极区，第一多晶硅膜中的高浓度N型扩散层1332将用作栅电极。埋入的多晶硅膜中的剩余低浓度N型扩散层1313和1315的每一个将用作部分漂移区。 
最后，如图13(j)中所示，沉积CVD氧化膜1334，和随后打开接触孔，和图形化布线金属材料以形成电极1336和1338。 
在实例13的半导体器件中，源极区和漏极区以及(部分)漂移区层叠在半导体层中，以进一步最小化包括隔离区的尺寸。 
而且，通过适当设置埋入的半导体膜厚度可以获得所需的电特性(特别是电压电阻)。 
图15(a)示出了在实例13的半导体器件中，CVD氧化膜的厚度(即埋入的半导体膜的厚度)和晶体管的开态击穿电压之间的关系。当埋入 具有0.22μm接触直径的半导体膜时，CVD氧化膜的厚度在600至2000nm范围内开态击穿电压有增加趋势。 
图15(b)示出了在具有相同(水平)尺寸的常规晶体管上的开态击穿电压增量。常规晶体管的开态击穿电压是18V，同时具有相同尺寸(CVD氧化膜厚度：2000nm)的实例13的晶体管的开态击穿电压是38V，并因此增量是20V。 
在常规晶体管中，当仅在半导体衬底中提供漂移长度时，晶体管单元尺寸必须为8.6×50μm2，以获得在开态击穿电压下，对于20V增量所需要的漂移长度。 
相反，根据实例13，晶体管单元尺寸为4.1×50μm2，并由此实现尺寸降低52％。 
<实例14> 
该实例中，在与实例13中所描述的相似地沉积的埋入半导体层中形成源极区和漏极区，它们的上表面与栅电极的上表面处于相同平面(图14(a)至14(i))。 
如图14(a)中所示，在P型半导体衬底1402上通过公知的STI技术形成具有0.3至0.5μm深度的隔离区1404。 
接下来，如图14(b)中所示，使用光致抗蚀剂1408掩蔽沟道区，通过公知的光刻技术以3.0×1012离子/cm2的剂量和180KeV的能量、和以3.0×1012离子/cm2的剂量和80KeV的能量将磷离子注入到P型半导体衬底1402中，以便形成具有约3×1017cm-3杂质浓度的低浓度N型扩散层1412和1414(半导体衬底中的漂移区)。 
此时，如图14(c)中所示，在形成具有40nm厚度的栅极氧化物膜1406之后，通过CVD方法沉积多晶硅，以便形成具有250nm厚度的第一多晶硅膜1409。 
如图14(d)中所示，在半导体衬底上方沉积作为绝缘膜的CVD氧化膜1433。 
此时，如图14(e)中所示，通过公知的光刻技术蚀刻CVD膜1433，以便以暴露出表面1440和隔离区1404的方式形成开口1442和1443。 
此时，如图14(f)中所示，通过CVD方法以用多晶硅填充开口1442和1443的方式沉积第二多晶硅膜1410。 
此时，如图14(g)中所示，通过CMP方法抛光将被平坦化的埋入的 第二多晶硅膜1410和CVD膜1433，以使第二埋入多晶硅膜1410和第一多晶硅膜的上表面处于相同平面。 
接下来，如图14(h)中所示，以3.0×1015离子/cm2的剂量和40KeV的能量注入砷离子，和随后通过热处理对其进行激活，以便在埋入多晶硅膜和第一多晶硅膜中形成具有约1×1021cm-3杂质浓度的高浓度N型扩散层。在埋入的多晶硅膜中的高浓度N型扩散层1428和1430将用作源极区和漏极区，第一多晶硅膜中的高浓度N型扩散层1432将用作栅电极。 
最后，如图14(i)中所示，沉积CVD氧化膜1434，和随后打开接触孔，和图形化布线金属材料以形成电极1436和1438。 
在实例14的半导体器件中，源极区和漏极区层叠在半导体层中，以进一步最小化包括隔离区的尺寸。例如，为了获得与具有晶体管单元尺寸5.4×50μm2的常规半导体器件相同的漂移长度，需要实例14中半导体器件的晶体管单元尺寸是4.1×50μm2，并由此实现尺寸降低24％。 
根据实例14，由于源极区和漏极区的上表面被形成为与栅电极的上表面处于相同平面，并因此在上表面上最佳并有效地制得布线，因此还可以进一步降低芯片面积的尺寸。 
尽管如上描述了本发明，但是还可使用各种方式对其进行改进，并且这种改进不脱离本发明的精神和范围。对本领域技术人员为显而易见的这些改进的全部或任一些都落入附属的权利要求的范围内。 
该申请涉及到日本专利申请：2005年11月29日提交的No.2005-344660和2006年3月23日提交的No.2006-81407，在此通过参考将其内容并入本文。 

Claims (26)

1.一种半导体器件，其特征在于包括：
在半导体衬底中形成的隔离区；
通过隔离区限定的有源区；
在半导体衬底上的有源区内形成的栅电极，栅极绝缘体夹在该栅电极和该半导体衬底之间；
提供在该栅电极下方的半导体衬底中的沟道区；
位于该栅电极的两侧上的源极区和漏极区；和
位于该沟道区和该源极区或该漏极区之间的漂移区，
其中该源极区和该漏极区中的至少一个仅位于所述隔离区上以及位于在跨越隔离区和有源区形成的半导体层的一部分中，并且经由漂移区连接到该沟道区，而且漂移区被配置在半导体层中以及有源区中的半导体衬底的表面层中。
2.如权利要求1的半导体器件，其中在半导体层中，位于隔离区上的所述源极区和漏极区中的至少一个被配置在漂移区上。
3.如权利要求2的半导体器件，其中该半导体层的厚度从600nm至2000nm。
4.如权利要求2的半导体器件，其中该半导体层的厚度从600nm到1100nm。
5.如权利要求2的半导体器件，其中该半导体层是多晶硅层。
6.如权利要求1的半导体器件，进一步包括与被提供在半导体层中的漂移区、以及与被配置在有源区内的半导体衬底的表面层中的漂移区接触的低电阻区。
7.如权利要求6的半导体器件，其中低电阻区是金属层、或金属硅化物层或金属氮化物层。
8.如权利要求7的半导体器件，其中低电阻区是铝、钴、铬、钼、镍、钯、钽、钨、钛、钒或锆层，或者是硅化钴、硅化铬、硅化钼、硅化镍、硅化钯、硅化钽、硅化钨、硅化钛、硅化钒或硅化锆的层，或是氮化钼、氮化钽、氮化钨、氮化钛或氮化锆层，或是两个或多个上述层的多层。
9.如权利要求6的半导体器件，其中低电阻区是高浓度杂质扩散层。
10.如权利要求9的半导体器件，其中构成低电阻区的高浓度杂质扩散层通过穿过半导体层将杂质注入到半导体衬底的表面层中来形成。
11.如权利要求9的半导体器件，其中构成低电阻区的高浓度杂质扩散层是至少在半导体衬底中形成的高浓度杂质扩散层。
12.如权利要求9的半导体器件，其中低电阻区的杂质浓度等于位于隔离区上的源极区和漏极区中的至少一个的杂质浓度。
13.如权利要求1的半导体器件，其中该栅电极由半导体制成，并且其杂质浓度等于位于隔离区上的源极区和漏极区中的至少一个的杂质浓度。
14.如权利要求1的半导体器件，其中通过处理在隔离区和有源区上形成的单层半导体膜，形成位于隔离区上的源极区和漏极区中的至少一个、和栅电极。
15.如权利要求1的半导体器件，其中位于隔离区上的源极区和漏极区中的至少一个具有与所述栅电极的上表面处于相同平面的上表面。
16.如权利要求1的半导体器件，所述半导体器件还包括绝缘膜，其中半导体层覆盖栅电极的两个端部中的至少一个，所述绝缘膜被夹入其间。
17.如权利要求1的半导体器件，其中通过处理形成在隔离区和有源区上的半导体膜单层，形成位于隔离区上的源极区和漏极区中的至少一个，栅电极被覆盖有半导体膜。
18.如权利要求1的半导体器件，进一步包括在源极区和漏极区上的层间绝缘体，配置穿过层间绝缘体的接触孔。
19.如权利要求18的半导体器件，其中将接触孔设置到源极区和漏极区中的至少一个的一部分上，该部分位于隔离区上。
20.如权利要求1的半导体器件，其中栅电极形成在半导体层上，以便沿栅极长度方向在至少一个隔离区上方延伸，绝缘膜被夹入在栅电极和半导体层之间，其中半导体器件进一步包括在栅电极上的层间绝缘体，和接触孔被配置在隔离区上的栅电极上。
21.如权利要求1半导体器件，其中在隔离区上的源极区和漏极区中的至少一个由多晶硅层构成。
22.如权利要求1的半导体器件，其中栅电极由多晶硅层构成。
23.如权利要求1至22中任一项的半导体器件，其进一步包括在半导体衬底上的低电压晶体管。
24.一种制造半导体器件的方法，其特征在于包括步骤：
在具有隔离区和由隔离区限定的有源区的第一导电类型的半导体衬底上形成第一半导体层，以便在栅极长度方向上跨越在有源区的一侧上的隔离区和在其另一侧上的隔离区；
在半导体衬底中，在该第一半导体层下方的有源区内的在将成为沟道区的部分的两侧上形成第二导电类型低浓度区域，和同时或预先或随后在第一半导体层中，至少在半导体衬底中形成的第二导电类型低浓度区上和隔离区上形成第二导电类型低浓度区；
去除至少在将成为沟道区的部分上方的第一半导体层，以便分割第一半导体层；
在半导体衬底和分割的第一半导体层形成栅极绝缘体；
在栅极绝缘体上和分割的第一半导体层上形成第二半导体层，绝缘膜夹在第二半导体层和分割的第一半导体层之间；和
通过将分割的第一半导体层的部分处理成第二导电类型高浓度区来形成源极区和漏极区，所述部分仅位于隔离区上或上方，和同时或预先或随后通过将第二半导体层处理成第二导电类型高浓度区来形成栅电极。
25.如权利要求24的方法，其中在形成第一半导体层之前，绝缘膜形成在将成为半导体衬底的沟道区的部分上，且在去除至少在将成为沟道区的部分上方的第一半导体层的步骤之后去除该绝缘膜。
26.如权利要求24或25的方法，其中形成第二半导体层，并且使所述第二半导体层延伸到隔离区，在形成源极区和漏极区以及栅电极之后进一步形成层间绝缘体，和在隔离区上的栅电极的一部分上穿过层间绝缘体形成接触孔。
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